參數(shù)資料
型號(hào)： AD9772
廠商： Analog Devices, Inc.
英文描述： 14-Bit,150 MSPS T×DAC+TM with 2× Interpolation Filter(單電源,過采樣,14位D/A轉(zhuǎn)換器)
中文描述： 14位，150 MSPS的DAC的商標(biāo)厚× 2 ×插值濾波器（單電源，過采樣，14位的D / A轉(zhuǎn)換器）
文件頁數(shù)： 4/30頁
文件大小： 341K
代理商： AD9772
REV. 0
–4–
AD9772–SPECIFICATIONS
DIGITAL SPECIFICATIONS
Parameter
(T
MIN
to T
MAX
, AVDD = +3 V, CLKVDD = +3 V, PLLVDD = +0 V, DVDD = +3 V, I
OUTFS
= 20 mA, unless
otherwise noted)
Min
Typ
Max
Units
DIGITAL INPUTS
Logic “1” Voltage
Logic “0” Voltage
Logic “1” Current
1
Logic “0” Current
Input Capacitance
2.1
3
0
V
V
μ
A
μ
A
pF
0.9
+10
+10
–10
–10
5
CLOCK INPUTS
Input Voltage Range
Common-Mode Voltage
Differential Voltage
0
0.75
0.5
3
2.25
V
V
V
1.5
1.5
PLL CLOCK ENABLED—FIGURE 1a
Input Setup Time (t
S
)
Input Hold Time (t
H
)
Latch Pulsewidth (t
LPW
)
1.0
2.5
1.5
ns
ns
ns
PLL CLOCK DISABLED—FIGURE 1b
Input Setup Time (t
S
)
Input Hold Time (t
H
)
Latch Pulsewidth (t
LPW
)
CLK/PLLLOCK Delay (t
OD
)
1.0
2.5
1.5
ns
ns
ns
ns
5
NOTES
1
MOD1 and MOD0 have typical input currents of 120
μ
A while SLEEP has a typical input current of 15
μ
A.
Specifications subject to change without notice.
t
S
0.025%
0.025%
DB0–DB13
CLK+ – CLK–
IOUTA
OR
IOUTB
t
H
t
LPW
t
PD
t
ST
Figure 1a. Timing Diagram—PLL Clock Multiplier Enabled
t
S
DB0–DB13
0.025%
0.025%
IOUTA
OR
IOUTB
t
OD
PLLLOCK
CLK+ – CLK–
t
H
t
LPW
t
PD
t
ST
Figure 1b. Timing Diagram—PLL Clock Multiplier Disabled
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PDF描述
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AD9772AASTZRL 功能描述:IC DAC 14BIT 160MSPS 48LQFP RoHS:是 類別:集成電路 (IC) >> 數(shù)據(jù)采集 - 數(shù)模轉(zhuǎn)換器 系列:TxDAC+® 產(chǎn)品培訓(xùn)模塊:Data Converter Fundamentals DAC Architectures 標(biāo)準(zhǔn)包裝:750 系列:- 設(shè)置時(shí)間:7µs 位數(shù):16 數(shù)據(jù)接口:并聯(lián) 轉(zhuǎn)換器數(shù)目:1 電壓電源:雙 ± 功率耗散（最大）:100mW 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-LCC（J 形引線） 供應(yīng)商設(shè)備封裝:28-PLCC（11.51x11.51） 包裝:帶卷 (TR) 輸出數(shù)目和類型:1 電壓，單極；1 電壓，雙極 采樣率（每秒）:143k
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