參數(shù)資料
型號： AD9552BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 16/32頁
文件大小： 0K
描述： IC PLL CLOCK GEN LP 32LFCSP
設(shè)計(jì)資源： Clock Distribution Circuit with Pin-Programmable Output Frequency, Output Logic Levels, and Fanout (CN0152)
標(biāo)準(zhǔn)包裝： 1,500
類型： 時(shí)鐘發(fā)生器
PLL： 帶旁路
輸入： 時(shí)鐘，晶體
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無/是
頻率 - 最大： 900MHz
除法器/乘法器： 是/無
電源電壓： 3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ（5x5）
包裝： 帶卷 (TR)
Data Sheet
AD9552
Rev. E | Page 23 of 32
REGISTER MAP
A bit that is labeled “aclr” is an active high, autoclearing bit. When set to a Logic 1 state, the control logic automatically returns it to a
Logic 0 state upon completion of the indicated task.
Table 17. Register Map
Addr.
(Hex)
Register
Name
(MSB) Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
(LSB)
Bit 0
Default
0x00
Serial port
control
0
LSB first
Register
map reset
(aclr)
1
Register
map reset
LSB first
0
0x18
0x04
Readback
control
Unused
Readback
control
0x00
0x05
I/O update
Unused
I/O update
(aclr)
0x00
0x0A
PLL charge
pump and
PFD
control
Charge pump current control[7:0]
(3.5 A granularity, ~900 A full scale)
0x80
0x0B
PLL charge
pump and
PFD
control
Enable SPI
control of
charge
pump
current
Enable SPI
control of
antiback-
lash
period
CP mode[1:0]
Enable CP
mode
control
PFD
feedback
input edge
control
PFD
reference
input edge
control
Force VCO
to
midpoint
frequency
0x30
0x0C
PLL charge
pump and
PFD
control
Unused
CP offset
current
polarity
CP offset current[1:0]
Enable CP
offset
current
control
Reserved
0x00
0x0D
PLL charge
pump and
PFD
control
Antibacklash control[1:0]
Unused
PLL lock
detector
power-
down
0x00
0x0E
VCO
control
Calibrate
VCO (aclr)
Enable
ALC
ALC threshold[2:0]
Enable SPI
control of
VCO
calibration
Boost VCO
supply
Enable SPI
control of
VCO band
setting
0x70
0x0F
VCO
control
VCO level control[5:0]
Unused
0x80
0x10
VCO
control
VCO band control[6:0]
Unused
0x80
0x11
PLL control
N[7:0] (SDM integer part)
0x00
0x12
PLL control
MOD[19:12] (SDM modulus)
0x80
0x13
PLL control
MOD[11:4] (SDM modulus)
0x00
0x14
PLL control
MOD[3:0] (SDM modulus)
Enable SPI
control of
output
frequency
Bypass
SDM
Disable SDM
Reset PLL
0x00
0x15
PLL control
FRAC[19:12] (SDM fractional part)
0x20
0x16
PLL control
FRAC[11:4] (SDM fractional part)
0x00
0x17
PLL control
FRAC[3:0] (SDM fractional part)
Unused
P1 divider[5]
0x01
0x18
PLL control
P1 divider[4:0]
P0 divider[2:0]
0x00
0x19
PLL control
Enable SPI
control
of OUT1
dividers
Unused
0x20
0x1A
Input
receiver and
band gap
Receiver
reset (aclr)
Band gap voltage adjust[4:0]
(00000 = maximum, 11111 = minimum)
Unused
Enable SPI
control of
band gap
voltage
0x00
0x1B
XTAL
tuning
control
Disable SPI
control of
XTAL tuning
Unused
XTAL tuning capacitor control[5:0]
(0.25 pF per bit, inverted binary coding)
0x80
相關(guān)PDF資料
PDF描述
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