參數(shù)資料
型號: AD9522-4BCPZ-REEL7
廠商: ANALOG DEVICES INC
元件分類: 時鐘產(chǎn)生/分配
英文描述: OTHER CLOCK GENERATOR, QCC64
封裝: 9 X 9 MM, ROHS COMPLIANT, MO-220VMMD-4, LFCSP-64
文件頁數(shù): 17/84頁
文件大?。?/td> 1606K
代理商: AD9522-4BCPZ-REEL7
AD9522-4
Rev. 0 | Page 24 of 84
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10
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100
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1M
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10k
PH
A
S
E
N
O
ISE
(
d
B
c/
H
z)
FREQUENCY (Hz)
07
22
5-
1
32
Figure 30. Additive (Residual) Phase Noise,
CLK-to-CMOS @ 250 MHz, Divide-by-4
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PH
A
S
E
N
O
ISE
(
d
B
c/
H
z)
FREQUENCY (Hz)
07
22
5-
0
33
Figure 31. Phase Noise (Absolute) Clock Generation; Internal VCO @
1475 MHz; PFD = 15.36 MHz; LBW = 40 kHz; LVDS Output = 122.88 MHz
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1k
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PH
A
S
E
N
O
ISE
(
d
B
c/
H
z)
FREQUENCY (Hz)
INTEGRATED RMS JITTER (12kHz TO 20MHz): 372fs
INTEGRATED RMS JITTER (20kHz TO 80MHz): 318fs (EXTRAPOLATED)
07
22
5-
0
34
Figure 32. Phase Noise (Absolute) Clock Cleanup; Internal VCO @ 1400 MHz;
PFD = 120 kHz; LBW = 1.84 kHz; LVDS Output = 155.52 MHz
1k
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PH
A
S
E
N
O
ISE
(
d
B
c/
H
z)
FREQUENCY (Hz)
–80
–90
–100
–110
–120
–130
–140
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07
22
5-
1
35
INTEGRATED RMS JITTER (12kHz TO 20MHz): 146fs
Figure 33. Phase Noise (Absolute), External VCXO (Toyocom TCO-2112)
@ 245.76 MHz; PFD = 15.36 MHz; LBW = 250 Hz; LVDS Output = 245.76 MHz
C2
62pF
C3
33pF
C1
240nF
C12
220nF
BYPASS
CAPACITOR
FOR LDO
R1
820
R2
390
LF
CP
BYPASS
07
22
5-
2
34
Figure 34. PLL Loop Filter Used for Clock Generation Plot (See Figure 31)
C2
1.5nF
C3
2.2nF
C1
4.7F
C12
220nF
BYPASS
CAPACITOR
FOR LDO
R1
2.1k
R2
3k
LF
CP
BYPASS
07
22
5-
2
35
Figure 35. PLL Loop Filter Used for Clock Cleanup Plot (See Figure 32)
相關(guān)PDF資料
PDF描述
AD9522-4BCPZ OTHER CLOCK GENERATOR, QCC64
AD9575ARUZLVD Network Clock Generator, Two Outputs, TSSOP 4.4 MM, No of Pins: 16
AD9575ARUZPEC Network Clock Generator, Two Outputs, TSSOP 4.4 MM, No of Pins: 16
ADC-10-4-75R+ 5 MHz - 1000 MHz RF/MICROWAVE DIRECTIONAL COUPLER, 1.8 dB INSERTION LOSS-MAX
ADC1113D125HN Dual 11 bits ADC; 125 Msps; serial JESD204A
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參數(shù)描述
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