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參數(shù)資料
| 型號(hào)： | 935278155557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 封裝： | 27 X 27 MM, 1.75 MM HIEGHT, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 469/828頁 |
| 文件大?。?/td> | 7748K |
| 代理商： | 935278155557 |
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Philips Semiconductors
PNX15xx Series
Volume 1 of 1
Chapter 15: Audio Output
PNX15XX_SER_3
Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Product data sheet
Rev. 3 — 17 March 2006
15-13
Table 7 presents several sample rates with the SCKDIV setting necessary to achieve
a bit clock of 64 Fs.
The values of SCKDIV given assume the oversampling clock supplied to Audio Out is
either 256 Fs or 384 Fs. The value of SCKDIV is determined by Equation 11.
(11)
Remark: SCKDIV is in the range of 0-255.
3.1.2
Clock System Operation
Word Select (WS) and Serial Clock (SCK) are sent to the external D/A converter in
the master mode. WS determines the sample rate: each active channel receives one
sample for each WS period. SCK is the data bit clock. The number of SCK clocks in a
WS period is the number of data bits in a serial frame required by the attached D/A
converter.
WS is derived from the SCK bit clock. It is controlled by the value of WSDIV and it
sets the serial frame length. The number of bits per frame is equal to WSDIV+1.
There are some minimum length requirements for a serial frame. Refer to
Section 2.6.1 on page 15-8 for details.
SCK and WS can be congured as input or output by the SER_MASTER control eld
in the AO_SERIAL register. If congured as an output, SCK can be set to a divider of
the OSCLK output frequency. (See Section 4. on page 15-15 for more details.)
Whether set as input or output, the SCK connector is always used as the bit clock for
parallel to serial conversion. The WS signal always acts as the trigger to start the
generation of a serial frame. WS can also be programmed using WSDIV to control
the serial frame length. The number of bits per frame is equal to WSDIV+1.
If the serial frame length is set to be an odd number of bits and the WS pulse is
programmed to be 50% duty cycle, the portion of the WS waveform that is in the low
state will have the extra clock bit.
The preferred conguration of the clock system options is to use OSCLK as the D/A
subsystem master clock and let the D/A subsystem be a timing slave to the serial
interface (SER_MASTER = 1).
Some D/A converters provide somewhat better SNR properties if they are congured
as serial masters, so the Audio Out should be congured as a slave in this case
(SER_MASTER = 0). As illustrated by Figure 6, the internal parallel to serial
converter that constructs the serial frame is indifferent as to who is the serial master.
Table 7: Clock System Setting
Fs
OSCLK
SCKDIV
SCK
44.1 kHz
256 Fs
3
64 Fs
48.0 kHz
256 Fs
3
64 Fs
44.1 kHz
384 Fs
5
64 Fs
48.0 kHz
384 Fs
5
64 Fs
f
SCK
f
OSCLK
SCKDIV
1
+
----------------------------------
=
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PDF描述 |
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