參數(shù)資料
型號： 22004B
英文描述： ?lanSC520 User＇s Manual? 6.9MB (PDF)
中文描述： ？lanSC520用戶手冊？ 6.9MB（PDF格式）
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文件大小： 7069K
代理商： 22004B
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Table of Contents
élanSC520 Microcontroller User’s Manual
ix
9.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-7
9.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-8
9.5.1
Unsupported PCI Bus Functions . . . . . . . . . . . . . . . . . . . . . . . . .9-8
9.5.1.1
Unsupported PCI Bus Configuration Registers . . . . . . .9-9
9.5.2
Configuration Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-9
9.5.2.1
Generating PCI Bus Configuration Cycles. . . . . . . . . .9-10
9.5.3
élanSC520 Microcontroller’s Host Bridge as PCI Bus Master .9-11
9.5.3.1
Write Posting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-11
9.5.3.2
Read Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-12
9.5.3.3
Delayed Transaction Support. . . . . . . . . . . . . . . . . . . .9-12
9.5.3.4
Host Bridge Master Bus Cycles. . . . . . . . . . . . . . . . . .9-12
9.5.4
élanSC520 Microcontroller’s Host Bridge as PCI Bus Target . .9-18
9.5.4.1
PCI Host Bridge Target Address Space. . . . . . . . . . . .9-18
9.5.4.2
PCI Bus Command Support . . . . . . . . . . . . . . . . . . . .9-19
9.5.4.3
DEVSEL Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-19
9.5.4.4
Delayed Transaction Support. . . . . . . . . . . . . . . . . . . .9-19
9.5.4.5
Address FIFO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-20
9.5.4.6
PCI Host Bridge FIFOs and Prefetching . . . . . . . . . . .9-20
9.5.4.7
Burst Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-21
9.5.4.8
Maintaining Data Coherency . . . . . . . . . . . . . . . . . . . .9-21
9.5.4.9
PCI Host Bridge Target Bus Cycles. . . . . . . . . . . . . . .9-22
9.5.5
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-27
9.5.6
Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-28
9.5.6.1
Master Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-28
9.5.6.2
Target Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-28
9.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-29
CHAPTER 10
SDRAM CONTROLLER
10.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
10.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
10.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-1
10.3.1 SDRAM Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-5
10.3.2 SDRAM Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-6
10.3.3 SDRAM Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-8
10.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-10
10.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-11
10.5.1 SDRAM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-11
10.5.2 SDRAM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-12
10.5.2.1 Supported SDRAM Devices. . . . . . . . . . . . . . . . . . . .10-13
10.5.2.2 Page Size. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-16
10.5.3 Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . .10-16
10.5.4 Buffering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-17
10.5.5 SDRAM Control Configuration . . . . . . . . . . . . . . . . . . . . . . . . .10-18
10.5.5.1 Refresh Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-18
10.5.5.2 Drive-Strength Selection . . . . . . . . . . . . . . . . . . . . . .10-19
10.5.5.3 Write Buffer Test Mode . . . . . . . . . . . . . . . . . . . . . . .10-19
10.5.5.4 Operation Mode Select . . . . . . . . . . . . . . . . . . . . . . .10-20
10.5.6 SDRAM Timing Configuration . . . . . . . . . . . . . . . . . . . . . . . . .10-20
10.5.6.1 CAS Latency (C
L
) . . . . . . . . . . . . . . . . . . . . . . . . . . .10-20
10.5.6.2 RAS Precharge (T
RP
) . . . . . . . . . . . . . . . . . . . . . . . .10-21
10.5.6.3 RAS-to-CAS Delay (T
RCD
). . . . . . . . . . . . . . . . . . . . .10-21
10.5.6.4 RAS-to-RAS or Auto-Refresh-to-RAS (T
RC
) . . . . . . .10-21
10.5.6.5 Minimum RAS (T
RAS
). . . . . . . . . . . . . . . . . . . . . . . . .10-22
10.5.7 Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-22
10.5.7.1 SDRAM Burst Read Cycle. . . . . . . . . . . . . . . . . . . . .10-22
10.5.7.2 SDRAM Write Cycle. . . . . . . . . . . . . . . . . . . . . . . . . .10-23
10.5.7.3 ECC SDRAM Cycles . . . . . . . . . . . . . . . . . . . . . . . . .10-24
10.5.7.4 SDRAM Auto Refresh Cycle . . . . . . . . . . . . . . . . . . .10-26
10-1
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