
Table of Contents
élanSC520 Microcontroller User’s Manual
xxi
LIST OF TABLES
Table 0-1
Table 2-1
Table 2-2
Table 3-1
Table 3-2
Table 3-3
Table 3-4
Table 3-5
Table 3-6
Table 3-7
Table 3-8
Table 3-9
Table 3-10
Table 3-11
Table 3-12
Table 4-1
Table 4-2
Table 4-3
Table 4-4
Table 4-5
Table 5-1
Table 5-2
Table 5-3
Table 5-4
Table 6-1
Table 6-2
Table 6-3
Table 6-4
Table 7-1
Table 7-2
Table 7-3
Table 8-1
Table 9-1
Table 9-2
Table 9-3
Table 10-1
Table 10-2
Table 10-3
Table 10-4
Table 10-5
Table 10-6
Table 10-7
Table 10-8
Table 10-9
Table 10-10
Table 10-11
Table 10-12
Table 11-1
Table 11-2
Table 12-1
Table 12-2
Table 12-3
Table 12-4
Table 12-5
Table 12-6
Documentation Notation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xxv
Signal Descriptions Table Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-4
Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-5
CPUID Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
Example PAR Programming: Single Device Using One Chip Select. . . . . . . . . . . . .3-14
Example PAR Programming: Single Device That Performs Its Own Decode . . . . . .3-14
Example PAR Programming: Multiple Devices on One Chip Select . . . . . . . . . . . . .3-14
Example PAR Programming: VGA Controller on the PCI Bus. . . . . . . . . . . . . . . . . .3-15
Example PAR Programming: COM3 with VGA Present on the PCI Bus . . . . . . . . . .3-16
Example PAR Programming: Network Adapter for Remote Program Loading . . . . .3-16
Example PAR Programming: Boot ROM Device Mapping for BIOS Shadowing . . . .3-17
Example PAR Programming: First Bank of Flash for XIP Operating System. . . . . . .3-17
Example PAR Programming: Second Bank of Flash for XIP Operating System . . . .3-18
Example PAR Programming: Setting Up DMA Buffers . . . . . . . . . . . . . . . . . . . . . . .3-18
Example PAR Programming: Write-Protected Code Segments . . . . . . . . . . . . . . . .3-19
Address Decoding Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-2
Address Decoding Registers—Direct-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-2
Bus Master Address Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-3
Memory and I/O Space Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-4
PC/AT Peripherals I/O Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-14
Clock Start-up and Lock Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-2
Clock Signals Shared with Other Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-3
Timing Error as It Translates to Clock Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-5
Clock Control Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-6
Reset Generation Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-3
Reset Generation Registers—Direct-Mapped. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-3
élanSC520 Microcontroller Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-4
States of Cores after System Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-5
Am5
x
86 CPU Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-1
x
86 CPU Registers—Direct-Mapped. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-1
Cache Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-4
System Arbitration Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-2
PCI Host Bridge Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-7
PCI Host Bridge Registers—Direct-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-8
PCI Host Bridge Registers—PCI Indexed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-8
SDRAM Clock Loading Estimates Based on Device Width. . . . . . . . . . . . . . . . . . . .10-6
Estimated Capacitance (4-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . . .10-8
Estimated Capacitance (8-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . . .10-8
Estimated Capacitance (16-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . .10-9
Estimated Capacitance (32-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . .10-9
SDRAM Controller Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . .10-10
Address Mapping to MAx Signals for SDRAM Devices. . . . . . . . . . . . . . . . . . . . . .10-12
SDRAM Devices Supported with Column Boundary Specification . . . . . . . . . . . . .10-13
Column Address Configuration Settings for SDRAM. . . . . . . . . . . . . . . . . . . . . . . .10-15
SDRAM Page Sizes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-16
SDRAM Refresh Rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-18
Load Mode Register Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-31
SDRAM Signals Shared with Other Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-4
SDRAM Buffer Control Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . .11-4
ROM/Flash Data Bus Connection Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-1
ROM Signals Shared with Other Interfaces. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-3
ROM Controller Registers—Memory-Mapped. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-5
Example: ROM Access Timing and Wait States . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-9
Accesses and ROM Width. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-9
CFGx Pinstrap Configuration Options for BOOTCS . . . . . . . . . . . . . . . . . . . . . . . .12-14