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參數(shù)資料
| 型號(hào)： | 22004B |
| 英文描述： | ?lanSC520 User＇s Manual? 6.9MB (PDF) |
| 中文描述： | ？lanSC520用戶手冊(cè)？ 6.9MB（PDF格式） |
| 文件頁數(shù)： | 133/446頁 |
| 文件大?。?/td> | 7069K |
| 代理商： | 22004B |
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System Arbitration
élanSC520 Microcontroller User’s Manual
8-7
8.4.2.4
GP Bus DMA Arbitration
The GP-DMA controller allows internal and external GP bus peripherals to have DMA
access to SDRAM. There is no preemption mechanism for GP-DMA. Therefore, once a
DMA transaction begins, no other master is granted the CPU bus until the DMA controller
deasserts its bus request, which varies according to whether the channel is programmed
for a single cycle transfer or a block mode transfer. See Chapter 14, “GP Bus DMA
Controller”, for information on the various DMA modes and transactions. However, the
Am5
x
86 CPU is granted the bus during this time to write back a cache location, if necessary.
8.4.2.5
Arbitration During Clock Speed Changes
The Am5
x
86 CPU’s internal core clock speed can be changed dynamically during operation,
for systems that require thermal management. While the clock is changing, there is a period
where the Am5
x
86 CPU cannot generate any bus cycles; therefore, cache snooping cannot
be performed.
To allow bus masters continued access of SDRAM during the long PLL recovery times, the
CPU bus arbiter masks the Am5
x
86 CPU bus requests and allows only the PCI host bridge
and GP-DMA controller access to the CPU bus. If no master is requesting the CPU bus,
the CPU bus arbiter is the default owner (no master is granted the bus).
Note that during normal operation when the Am5
x
86 CPU core clock is not changing, the
Am5
x
86 CPU is the default owner of the CPU bus.
PCI Bus Arbiter
The
PCI Local Bus Specification,
Revision 2.2, defines a central resource known as the
arbiter
. This resource controls PCI master access to the PCI bus. The arbitration approach
is
access-based
, which means a PCI master is only granted the bus when it needs
(requests) the bus (except in the case of bus parking, discussed in “Bus Parking” on
page 8-10).
8.4.3
A simple request/grant handshake is used where each PCI master has a unique request
(REQ) and grant (GNT) signal. PCI bus arbitration is
hidden
, which means arbitration for
the next cycle occurs during the current cycle, so that no cycles are wasted due to arbitration
(except when the bus is in the idle state and no other requests/grants are active).
The PCI bus is
parked
on a PCI master when the bus is idle to prevent floating signals on
the bus. This is done by asserting a PCI master’s GNT signal, even though the PCI master
is not requesting the bus. In turn, the PCI master turns on its output drivers, which prevents
the bus from floating.
The élanSC520 microcontroller includes the PCI bus arbiter central resource. The
integrated PCI bus arbiter arbitrates between the PCI host bridge (Am5
x
86 CPU as PCI
master) and up to five external masters. The req/gnt signal pair for the PCI host bridge on
the élanSC520 microcontroller is internally connected to the PCI bus arbiter. Five external
REQ/GNT pin pairs (REQ4–REQ0, GNT4–GNT0) are provided to connect external PCI
masters to the élanSC520 microcontroller’s PCI bus arbiter. In the following descriptions
in this chapter, the term
PCI bus arbiter
refers to the élanSC520 microcontroller’s integrated
PCI bus arbiter.
Because the Am5
x
86 CPU does not burst memory-write cycles (except cache write-backs,
which do not apply here because PCI bus memory is noncacheable in the élanSC520
microcontroller), the élanSC520 microcontroller will not burst more than two consecutive
doublewords during a CPU write to the PCI bus. Therefore, the PCI bus master latency
timer is not provided in the élanSC520 microcontroller.
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