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參數(shù)資料
| 型號： | 22004B |
| 英文描述： | ?lanSC520 User＇s Manual? 6.9MB (PDF) |
| 中文描述： | ？lanSC520用戶手冊？ 6.9MB（PDF格式） |
| 文件頁數(shù)： | 171/446頁 |
| 文件大小： | 7069K |
| 代理商： | 22004B |
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PCI Bus Host Bridge
élanSC520 Microcontroller User’s Manual
9-21
The PCI host bridge as a target prefetches data from SDRAM in response to an external
PCI bus master read transaction. The read buffer in the SDRAM controller should be
enabled for optimal performance, especially during memory-read-multiple commands by
external PCI bus masters.
I
For memory-read and memory-read-line commands, the PCI host bridge prefetches
data up to the next cache line (a cache line is four doublewords).
I
Memory-read-multiple commands fill the target FIFO (64 doublewords).
Once the PCI host bridge has been granted access to the CPU bus, it will hold the bus until
it has prefetched up to the next cache-line boundary for memory-read and memory-read-
line commands, and 64 doublewords for memory-read-multiple commands. The PCI host
bridge may insert wait states before asserting TRDY for the first data phase. The PCI host
bridge can then burst one cache line with zero wait states. After each cache line, the PCI
host bridge can insert wait states by deasserting TRDY if the target read FIFO becomes
empty.
Note that, if the target read FIFO becomes empty after a cache-line boundary for memory-
read and memory-read-line commands or after 64 doublewords for a memory-read-multiple
command, the PCI host bridge issues a disconnect to end the transaction.
9.5.4.7
Burst Ordering
To provide optimal CPU performance during SDRAM accesses, the élanSC520
microcontroller’s SDRAM controller is designed to support Am5
x
86 CPU cache-line burst
ordering, but the PCI bus specifies linear burst ordering. Therefore, all PCI host bridge
accesses to SDRAM are cache-line-aligned (start on a four-doubleword boundary). If the
external PCI bus master read cycle was not cache-line-aligned, the PCI host bridge starts
requesting the SDRAM read from the address that the master issued and generates single-
phase data cycles until it becomes cache-line-aligned.
For example, if the external PCI bus master started a write with address 10008h and wrote
ten doublewords, the PCI host bridge would generate single, non-burst write cycles to
address 10008h and 1000Ch. After these two write cycles, the transaction would be cache-
line-aligned, so the PCI host bridge would complete the transaction with burst cycles.
9.5.4.8
Maintaining Data Coherency
All external PCI bus master accesses to SDRAM are snooped by the Am5
x
86 CPU’s cache,
which writes back and invalidates a cache line as appropriate. If the CPU detects a hit to
a modified line in its cache, the arbitration unit forces the PCI host bridge to relinquish the
Am5
x
86 CPU bus to allow the cache line to be written back to SDRAM. If the cache is
configured in write-through cache mode, the line is simply invalidated and the PCI host
bridge is not forced off the bus for a write-back cycle.
In many systems that employ posting buffers, a potential data coherency problem exists
because of the delay between an external master write transaction and when SDRAM is
actually updated due to the write posting FIFO. The PCI bus complicates this potential
problem when PCI-to-PCI bridges are implemented in the system.
In élanSC520 microcontroller, for example, if an external master writes a block of data into
SDRAM and then generates an interrupt request to the Am5
x
86 CPU to process the data,
it is important to prevent the Am5
x
86 CPU from attempting to read SDRAM before the
posted data has actually been written to SDRAM by the PCI host bridge’s posting-write
FIFO. The PCI bus specification recommends that the CPU perform a read to the
interrupting PCI bus device, to force all system posted write buffers to flush (including PCI
bus bridges).
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