參數(shù)資料
型號： 22004B
英文描述： ?lanSC520 User＇s Manual? 6.9MB (PDF)
中文描述： ？lanSC520用戶手冊？ 6.9MB（PDF格式）
文件頁數(shù)： 130/446頁
文件大小： 7069K
代理商： 22004B
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System Arbitration
8-4
élanSC520 Microcontroller User’s Manual
3. The PCI bus arbiter sees that the host bridge has been granted the CPU bus and grants
the PCI bus to the external PCI master requesting the PCI bus. Note that now the external
PCI master owns both the PCI bus and the CPU bus.
In nonconcurrent arbitration mode, the PCI bus and CPU bus essentially become one bus
where only one master is allowed on the bus at any time. Note that write-posting from the
CPU to the PCI bus should be disabled while the arbiter is configured for nonconcurrent
arbitration mode.
Note that there is an exception to the normal rules of non-concurrency in this mode, as
listed in the following steps:
1. The CPU acquires both buses and performs a memory or I/O read/write of an external
PCI target. The target issues a retry to the CPU. The PCI bus is idle due to the retry, but
the CPU still remains active (in a wait state) on the CPU bus.
2. An external PCI bus master now asserts a request to perform a memory write to SDRAM.
In normal nonconcurrent arbitration mode, this request would not be granted, because
the PCI bus arbiter would be waiting to acquire ownership of the CPU bus (but the CPU
is in a wait state waiting to retry the PCI target read). PCI bus transaction ordering
specifies that a PCI agent cannot base the acceptance of a memory write as a target
on the completion of a read as a master. Therefore the élanSC520 microcontroller’s
host bridge must force the CPU off the bus and allow the external master write to
complete.
3. After asserting boff to the CPU, the arbiter grants the PCI bus to the external master,
and the master completes its write. When the PCI bus master completes the write, the
boff signal is deasserted and the CPU is back on the CPU bus. The original CPU-to-
PCI transaction is now retried by the élanSC520 microcontroller’s host bridge master
controller.
8.4.1.2
Concurrent Arbitration Mode
Concurrent arbitration mode allows PCI bus arbitration to occur independently of CPU bus
arbitration, supporting peer-to-peer operation on PCI bus simultaneous with CPU access
of memory and the GP bus. In this mode, the CPU bus arbiter and PCI bus arbiter operate
independently. Default bus ownership for each of the two arbiters is the same as
nonconcurrent arbitration mode. External PCI masters are granted the PCI bus without the
host bridge being granted the CPU bus. This allows concurrent CPU bus and PCI bus
operation.
A few examples of concurrency are:
I
The Am5
x
86 CPU accessing SDRAM concurrently with an external PCI bus master
writing data to the host bridge’s target FIFOs
I
The Am5
x
86 CPU or GP-DMA controller accessing SDRAM concurrently with an
external PCI bus master accessing an external PCI bus target (peer-to-peer transfer)
I
The élanSC520 microcontroller’s host bridge target controller accessing SDRAM
concurrently with the master controller writing posted data to an external PCI target
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220-04E10-4PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風(fēng)格:Wire 端接類型:Solder 電流額定值:
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