參數(shù)資料
型號： 22004B
英文描述： ?lanSC520 User＇s Manual? 6.9MB (PDF)
中文描述： ？lanSC520用戶手冊？ 6.9MB（PDF格式）
文件頁數(shù)： 161/446頁
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代理商： 22004B
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PCI Bus Host Bridge
élanSC520 Microcontroller User’s Manual
9-11
The Master Enable (BUS_MAS) bit in the Status/Command (PCISTACMD) register (PCI
index 04h) is always forced active. Thus, the PCI host bridge can always generate memory,
I/O, and configuration transactions on the PCI bus to configure external PCI devices.
To enable the host bridge as a PCI bus target device, the Memory Access Enable
(MEM_ENB) bit in the Status/Command (PCISTACMD) register must be set. When this bit
is set, the host bridge responds to external PCI bus master cycles that access the
élanSC520 microcontroller’s SDRAM.
No configuration bits need to be set to access the PCI host bridge’s configuration registers
from the Am5
x
86 CPU.
Note that any write access to the PCI Configuration Data (PCICFGDATA) register (Port
0CFCh) in which the ENABLE bit of the PCI Configuration Address (PCICFGADR) register
(Port 0CF8h) is not set is forwarded to the PCI bus as an I/O transaction.
Any non-doubleword access to Port 0CF8h is also forwarded to the PCI bus as an I/O
transaction.
9.5.3
élanSC520 Microcontroller’s Host Bridge as PCI Bus Master
The PCI host bridge allows the Am5
x
86 CPU to be a master on the PCI bus. The Am5
x
86
CPU can generate configuration transactions to configure the host bridge, as well as all
external devices on the PCI bus (internal PCI host bridge configuration cycles are not seen
on the external PCI bus). The Am5
x
86 CPU can also generate memory and I/O read and
write transactions on the PCI bus.
As a PCI bus master, the élanSC520 microcontroller does not generate the following cycles:
I
Dual address cycles for 64-bit addressing
I
Memory-write-and-invalidate cycles (cacheable memory on the PCI bus is not
supported)
I
Memory-read-multiple or memory-read-line cycles (the Am5
x
86 CPU does not generate
long read burst transactions that may benefit from these commands)
I
Fast back-to-back cycles
I
Lock cycles (the LOCK pin is not supported)
I
Multiple data phase cycles
I
Special cycles and interrupt acknowledge cycles (these Am5
x
86 CPU cycles are not
echoed on the PCI bus)
9.5.3.1
Write Posting
To increase Am5
x
86 CPU bandwidth utilization, memory writes to the PCI bus can be posted
by setting the M_WPOST_ENB bit in the Host Bridge Control (HBCTL) register (MMCR
offset 60h). This allows the Am5
x
86 CPU cycle to complete without incurring the PCI bus
transaction latency. The rdy signal is returned immediately to the Am5
x
86 CPU, and the
cycle completes sometime later on the PCI bus. The PCI host bridge posts only one Am5
x
86
CPU write cycle to the PCI bus. Am5
x
86 CPU-to-PCI bus-cycle ordering is maintained,
which means additional Am5
x
86 CPU cycles (both read and write) to the PCI bus incur wait
states until a posted write cycle completes on the PCI bus.
I/O and configuration write cycles are not posted. However, write cycles to memory-mapped
I/O regions are not detected by the PCI host bridge, so write posting must be disabled to
prevent the posting of memory-mapped I/O cycles. If write posting is disabled, the PCI host
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220-04E10-4PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風格:Wire 端接類型:Solder 電流額定值:
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220-04E12-8PN 功能描述:環(huán)形MIL規(guī)格連接器 REAR MT JAM NUT WALL STANDARD ENV PINS RoHS:否 制造商:Amphenol MIL 類型:MIL-DTL-5015 系列:97 產(chǎn)品類型:Receptacles 外殼大小:28 外殼類型:Potting 觸點類型:Socket (Female) 位置/觸點數(shù)量:14 插入安排:28-2 觸點材料:Copper Alloy 觸點電鍍:Silver 安裝角:Straight 安裝風格:Wire 端接類型:Solder 電流額定值:
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