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參數(shù)資料
| 型號： | μPD78F9177Y |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8 位單片微控制器) |
| 中文描述： | 8位單片機微控制器（8位單片微控制器） |
| 文件頁數(shù)： | 110/150頁 |
| 文件大?。?/td> | 653K |
| 代理商： | ΜPD78F9177Y |
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Preliminary Product Information
108
μ
PD78F9177Y
9. RESET FUNCTIONS
The
μ
PD78F9177Y can be reset using the following signals.
(1) External reset signal input to the RESET pin
(2) Internal reset signal generated upon the elapse of the period set in the watchdog timer, used for detecting an
unintended program loop
The external and internal reset signals are functionally equivalent. When RESET is input, they cause program
execution to begin at the addresses indicated at addresses 0000H and 0001H, respectively.
If a low level signal is applied to the RESET pin, or if the watchdog timer overflows, a reset occurs, causing each
piece of the hardware to enter the states listed in Table 9-1. While a reset signal is being input, or while the
oscillation frequency is settling immediately after the end of a reset sequence, each pin remains in the high-
impedance state.
If a high level signal is applied to the RESET pin, a reset sequence is terminated, and program execution begins
once the oscillation settling time (2
automatically. Similarly, program execution begins upon the elapse of the oscillation settling time (2
15
/f
X
) elapses. A watchdog timer overflow-based reset sequence is terminated
15
/f
X
).
Cautions 1.
To use an external reset sequence, supply a low level signal to the RESET pin and maintain
the signal for at least 10
μ
s.
When a reset is used to deselect STOP mode, the information related to STOP mode is held
during the reset sequence, that is, while the reset signal is applied. The port pins remain in
the high-impedance state, however.
2.
Figure 9-1. Block Diagram of Reset Function
RESET
Count clock
Reset control circuit
Watchdog timer
Stop
Over-
flow
Reset signal
Interrupt function
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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