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參數(shù)資料
| 型號： | XS1-G02B-FB144-I4 |
| 廠商： | XMOS |
| 文件頁數(shù)： | 3/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 16KB OTP 144FBGA |
| 標(biāo)準(zhǔn)包裝： | 176 |
| 系列： | XS1 |
| 核心處理器： | XCore |
| 芯體尺寸： | 32 位雙核 |
| 速度： | 400MHz |
| 連通性： | USB |
| 輸入/輸出數(shù)： | 88 |
| 程序存儲器容量： | 16KB（4K x 32） |
| 程序存儲器類型： | OTP |
| RAM 容量： | 32K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 0.95 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 144-FBGA |
| 包裝： | 托盤 |
| 其它名稱： | 880-1007 |
XS1-G02B-FB144 Datasheet
10
5.6
OTP
Each XCore integrates 8 KB one-time programmable (OTP) memory along with a
security register that congures system wide security features. The OTP holds
data in 2k rows x 32-bit conguration which can be used to implement secure
bootloaders and store encryption keys. Data for the security register is loaded
from the OTP on power up.
5.6.1
Security Register
The security register enables the following security features:
Secure Boot
: The XCore is forced to boot from address 0 of the OTP, allowing
the XCore boot ROM to be bypassed (see §5.8). This feature can be used to
implement a secure bootloader which loads an encrypted image from external
ash, decrypts and CRC checks it with the processor, and discontinues the
boot process if the decryption or CRC check fails. XMOS provides a default
secure bootloader that can be written to the OTP along with secret decryption
keys.
Disable JTAG
: The JTAG interface is disabled, making it impossible for the
processor state or memory content to be accessed via the JTAG interface.
Disable Link access
: Other processors are forbidden access to the processor
state via the system switch.
Disabling both JTAG and Link access transforms a core into a “secure island”
with other cores free for non-secure user application code.
Disable Global Debug access
: Disables access to the SS_DEBUG pin.
OTP Master and Sector Lock
: Further access to the OTP is prevented by
setting the master lock. Locks can also be applied to each of the four OTP
sectors individually.
These security features provide a strong level of protection and are sucient for
providing strong IP security.
5.7
PLL
The PLL is used to generate all on-chip clocks. SS_CLK is the reference clock input.
It should be supplied with a clock with monotonic rising edges and should be
stable before SS_RESET is taken high.
Many standard clock frequencies can be used with appropriate settings congured
into the PLL. At boot time, before the PLL can be recongured, the PLL multiplier
is set using the pins specied in the table in Figure 2. The PLL increases the
clock frequency to the core frequency used to run the processor data path and the
switch.
Document Number: 1100C
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PDF描述 |
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參數(shù)描述 |
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| XS1-G-DK (XDK) | 制造商:XMOS Ltd 功能描述:KIT DEV 4CORE G4 W/LCD TOUCH |
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