參數(shù)資料
型號： XRT79L71IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： 1 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
中文描述： ATM NETWORK INTERFACE, PBGA208
封裝： 17 X 17 MM, STBGA-208
文件頁數(shù)： 5/441頁
文件大?。?/td> 4346K
代理商： XRT79L71IB
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á
1 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
PRELIMINARY
XRT79L71
REV. P1.0.3
2
E3 L
INE
S
IDE
P
ARAMETERS
.........................................................................................................................46
F
IGURE
10. P
ULSE
M
ASK
FOR
E3 (34.368M
BPS
) I
NTERFACE
AS
PER
ITU-T G.703......................................................................... 46
T
ABLE
7: E3 T
RANSMITTER
LINE
SIDE
OUTPUT
AND
RECEIVER
LINE
SIDE
INPUT
SPECIFICATIONS
....................................................... 46
DS3 L
INE
S
IDE
P
ARAMETERS
......................................................................................................................47
F
IGURE
11. B
ELLCORE
GR-499-CORE P
ULSE
T
EMPLATE
R
EQUIREMENTS
FOR
DS3 A
PPLICATIONS
................................................ 47
T
ABLE
8: DS3 P
ULSE
M
ASK
E
QUATIONS
........................................................................................................................................ 48
T
ABLE
9: DS3 T
RANSMITTER
L
INE
S
IDE
O
UTPUT
AND
R
ECEIVER
L
INE
S
IDE
I
NPUT
S
PECIFICATIONS
(GR-499) ................................. 48
TRANSMIT UTOPIA INTERFACE...................................................................................49
F
IGURE
12. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
UTOPIA I
NTERFACE
B
LOCK
................................................................................ 49
T
ABLE
10: T
IMING
I
NFORMATION
FOR
THE
T
RANSMIT
UTOPIA I
NTERFACE
B
LOCK
........................................................................... 49
TRANSMIT PAYLOAD DATA INPUT INTERFACE ........................................................50
TRANSMIT PAYLOAD DATA INPUT INTERFACE - TIMING REQUIREMENTS.....................................50
T
ABLE
11: T
IMING
INFORMATION
FO
RTHE
T
RNASMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
BLOCK
........................................................ 50
F
IGURE
13. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
WHEN
THE
XRT79L71
IS
OPERATING
IN
BOTH
THE
DS3
AND
L
OOP
-T
IMING
M
ODES
.............................................................................................................................................. 51
F
IGURE
14. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
WHEN
THE
XRT79L71
IS
OPERATING
IN
BOTH
THE
DS3
AND
L
OCAL
-T
IMING
M
ODES
............................................................................................................................................. 52
F
IGURE
15. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
WHEN
THE
XRT79L71
IS
OPERATING
IN
BOTH
THE
DS3/
N
IBBLE
-P
ARALLEL
AND
L
OOP
-T
IMING
M
ODES
.................................................................................................................. 52
F
IGURE
16. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
NTERFACE
WHEN
THE
XRT79L71
IS
OPERATING
IN
BOTH
THE
DS3/
N
IBBLE
-P
ARALLEL
AND
L
OCAL
-T
IMING
M
ODES
................................................................................................................. 53
TRANSMIT OVERHEAD DATA INPUT INTERFACE......................................................54
TRANSMIT OVERHEAD DATA INPUT INTERFACE - TIMING REQUIREMENTS..................................54
T
ABLE
12: T
IMING
I
NFORMATION
FOR
THE
T
RANSMIT
O
VERHEAD
D
ATA
I
NPUT
I
NTERFACE
B
LOCK
..................................................... 54
F
IGURE
17. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
O
VERHEAD
D
ATA
I
NPUT
I
NTERFACE
(M
ETHOD
1 A
CCESS
).................................... 56
F
IGURE
18. T
IMING
D
IAGRAM
FOR
THE
T
RANSMIT
O
VERHEAD
D
ATA
I
NPUT
I
NTERFACE
(M
ETHOD
2 A
CCESS
).................................... 56
RECEIVE PAYLOAD DATA OUTPUT INTERFACE.......................................................57
RECEIVE PAYLOAD DATA OUTPUT INTERFACE - TIMING REQUIREMENTS ...................................57
T
ABLE
13: T
IMING
I
NFORMATION
FOR
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
...................................................... 57
F
IGURE
19. T
IMING
D
IAGRAM
FOR
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
(S
ERIAL
M
ODE
).............................................. 57
F
IGURE
20. T
IMING
D
IAGRAM
FOR
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
(N
IBBLE
-P
ARALLEL
M
ODE
)............................. 58
RECEIVE OVERHEAD DATA OUTPUT INTERFACE ....................................................59
RECEIVE OVERHEAD DATA OUTPUT INTERFACE - TIMING REQUIREMENTS ................................59
AC E
LECTRICAL
C
HARACTERISTICS
(C
ONT
.).................................................................................................59
F
IGURE
21. T
IMING
D
IAGRAM
FOR
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
(M
ETHOD
1 - U
SING
R
X
OHC
LK
).................. 60
F
IGURE
22. T
IMING
D
IAGRAM
FOR
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
(M
ETHOD
2 - U
SING
R
X
OHE
NABLE
)............ 60
RECEIVE UTOPIA INTERFACE......................................................................................61
RECEIVE UTOPIA INTERFACE...............................................................................................................61
F
IGURE
23. T
IMING
D
IAGRAM
FOR
THE
R
ECEIVE
UTOPIA I
NTERFACE
B
LOCK
.................................................................................. 61
T
ABLE
14: T
IMING
I
NFORMATION
FOR
THE
R
ECEIVE
UTOPIA I
NTERFACE
B
LOCK
............................................................................. 61
REGISTER MAP OF THE XRT79L71 .............................................................................63
C
OMMON
C
ONTROL
R
EGISTERS
OF
THE
XRT79L71......................................................................................63
CLEAR-CHANNEL FRAMER BLOCK REGISTERS.................................................................................64
LIU/JITTER ATTENUATOR CONTROL REGISTERS..............................................................................68
RECEIVE ATM CELL PROCESSOR/PPP PROCESSOR BLOCK CONTROL REGISTERS...................69
OPERATION BLOCK INTERRUPT REGISTER BIT FORMATS....................................77
O
PERATION
C
ONTROL
R
EGISTER
- B
YTE
3 (A
DDRESS
= 0
X
0100) .................................................................77
O
PERATION
C
ONTROL
R
EGISTER
- B
YTE
2 (A
DDRESS
= 0
X
0101) .................................................................77
O
PERATION
C
ONTROL
- L
OOP
-
BACK
C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
0102) ...........................................78
O
PERATION
C
ONTROL
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0103) .................................................................79
D
EVICE
ID R
EGISTER
(A
DDRESS
= 0
X
0104).................................................................................................79
R
EVISION
ID R
EGISTER
(A
DDRESS
= 0
X
0105)..............................................................................................80
O
PERATION
I
NTERRUPT
S
TATUS
R
EGISTER
- B
YTE
1 (A
DDRESS
= 0
X
0112) ..................................................80
O
PERATION
I
NTERRUPT
S
TATUS
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0113) ..................................................81
O
PERATION
I
NTERRUPT
E
NABLE
R
EGISTER
- B
YTE
1 (A
DDRESS
= 0
X
0116) ..................................................82
O
PERATION
I
NTERRUPT
E
NABLE
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0117) ..................................................83
CHANNEL INTERRUPT INDICATION REGISTERS.......................................................84
C
HANNEL
I
NTERRUPT
I
NDICATOR
- R
ECEIVE
C
ELL
P
ROCESSOR
/PPP P
ROCESSOR
B
LOCK
(A
DDRESS
= 0
X
0119)84
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PDF描述
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參數(shù)描述
XRT79L71IB-F 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT79L72 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
XRT79L72IB 制造商:EXAR 制造商全稱:EXAR 功能描述:2 - CHANNEL DS3/E3 ATM UNI/PPP COMBO IC
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