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參數(shù)資料
| 型號： | W83627UHG |
| 廠商： | Nuvoton Technology Corporation of America |
| 文件頁數(shù)： | 45/240頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC I/O CONTROLLER 128-QFP |
| 標(biāo)準(zhǔn)包裝： | 66 |
| 應(yīng)用： | PC，PDA |
| 接口： | LPC |
| 電源電壓： | 3.3V，5V |
| 封裝/外殼： | 128-XFQFN |
| 供應(yīng)商設(shè)備封裝： | 128-QFP（14x20） |
| 包裝： | 管件 |
| 安裝類型： | 表面貼裝 |
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W83627UHG
Publication Release Date: March 24, 2008
-124-
Revision 1.44
BIT
DESCRIPTION
7-5
Mode.
Read/Write. These bits select the mode.
000
Standard Parallel Port (SPP) mode.
The FIFO is reset in this mode.
001
PS/2 Parallel Port mode.
This is the same as SPP mode except that
direction may be used to tri-state the data lines. Furthermore, reading the
data register returns the value on the data lines, not the value in the data
register.
010
Parallel Port FIFO mode.
This is the same as SPP mode except that bytes
are written or DMAed to the FIFO. FIFO data are automatically transmitted
using the standard parallel port protocol. This mode is useful only when
direction is 0.
011
ECP Parallel Port Mode.
When the direction is 0 (forward direction), bytes
placed into the ecpDFifo and bytes written to the ecpAFifo are placed in a
single FIFO and automatically transmitted to the peripheral using the ECP
Protocol. When the direction is 1 (reverse direction), bytes are moved from
the ECP parallel port and packed into bytes in the ecpDFifo.
100
EPP Mode.
EPP mode is activated if the EPP mode is selected.
101
Reserved.
110
Test Mode.
The FIFO may be written and read in this mode, but the data is
not transmitted on the parallel port.
111
Configuration Mode.
The confgA and confgB registers are accessible at
0x400 and 0x401 in this mode.
4
nErrIntrEn.
Read/Write (Valid only in ECP Mode)
0: Enables the interrupt generated on the falling edge of nFault. This prevents interrupts
from being lost in the time between the read of the ECR and the write of the ECR.
1: Disables the interrupt generated on the asserting edge of nFault.
3
dmaEn.
Read/Write.
0: Disable DMA unconditionally.
1: Enable DMA.
2
serviceIntr.
Read/Write.
0: Enable one of the following cases of interrupts. When one of the serviced interrupts
occurs, this bit is set to logical 1 by the hardware. This bit must be reset to logical 0 to
re-enable the interrupts.
(a) dmaEn = 1: During DMA, this bit is set to logical 1 when terminal count is reached.
(b) dmaEn = 0, direction = 0: This bit is set to logical 1 whenever there are writeIntr
threshold or more bytes free in the FIFO.
(c) dmaEn = 0, direction = 1: This bit is set to logical 1 whenever there are readIntr
threshold or more valid bytes to be read from the FIFO.
1: Disable DMA and all of the service interrupts. Writing a logical 1 to this bit does not
cause an interrupt.
1
Full.
Read Only.
0: The FIFO has at least one free byte.
1: The FIFO is completely full; it cannot accept another byte.
0
Empty.
Read Only.
0: The FIFO contains at least one byte of data.
1: The FIFO is completely empty.
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