參數(shù)資料
型號： UPD70F3347GJ
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 788/1114頁
文件大小： 6637K
代理商： UPD70F3347GJ
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CHAPTER 18 IEBus CONTROLLER
Preliminary User’s Manual U17790EJ1V0UD
704
18.5.2 Master reception
Before performing master reception, it is necessary to notify the unit that will be the slave of slave transmission.
Therefore, more than two communication frames are necessary for master reception.
The slave unit prepares the transmit data, sets (1) the slave transmission enable flag (BCR.ENSLVTX bit), and waits.
Initial preparation processing:
Set a unit address, slave address, and control data.
Communication start processing:
Set the BCR register (enable communication and master request).
Figure 18-27. Master Reception
Approx. 1,014 s (mode 1, at 6.29 MHz)
Start
Broad-
cast
M address
P
S address
P
A
Control
A
P
Telegraph
length
A
P
Data 1
Approx. 390 s
(mode 1, at 6.29 MHz)
Data 1
P
A
Data 2
P
A
Data n – 1
P
A
Data n
P
A
< 2 >
< 1 >
<1> Interrupt request signal (INTIE2, INTSTA) occurrence
Judgment of occurrence of error
Note
→
Error processing
↓
Judgment of slave request
→
Slave processing
↓
Judgment of arbitration result
→
Remaster request processing
<2> Interrupt request signal (INTIE2, INTSTA) occurrence
Judgment of occurrence of error
Note
→
Error processing
↓
Judgment of end of communication
→
End of communication processing
↓
Judgment of end of frame
→
Frame end processing (See 18.5.2 (2) Frame end processing)
Note
This processing is necessary only when the INTIE2 interrupt request signal is used as the start interrupt,
and is not necessary when the INTSTA interrupt request signal is used (in this case, the error processing
is performed by using the INTERR interrupt request signal).
Remarks 1.
: Interrupt request signal (INTIE1) occurrence (See 18.5.2 (1)
Interrupt request signal
(INTIE1) occurrence)
The receive data stored in the DR register is read by DMA transfer.
At this time, the data transfer direction is on-chip peripheral I/O
→ RAM.
2. n = Final number of data bytes
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PDF描述
UPD70F3454F1-DA9-A 32-BIT, FLASH, 64 MHz, RISC MICROCONTROLLER, PBGA161
UPD71087G 71087 SERIES, 8-BIT TRANSCEIVER, INVERTED OUTPUT, PDSO20
UPD750066CU(A)-XXX 4-BIT, MROM, MICROCONTROLLER, PDIP42
UPD75306GF 4-BIT, MROM, 4.19 MHz, MICROCONTROLLER, PQFP80
UPD753108GK-XXX-9ET 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP64
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UPD70F3347GJ-UEN-A 制造商:NEC Electronics Corporation 功能描述:32BIT MCU 768K FLASH 60K RAM SMD
UPD70F3349GJ-UEN-A 制造商:Renesas Electronics Corporation 功能描述:
UPD70F3350GC-8EA-SSA 制造商:NEC Electronics Corporation 功能描述:
UPD70F3350GCA9UEUE2-SSA-A 制造商:NEC Electronics Corporation 功能描述:
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