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參數(shù)資料
| 型號(hào)： | UPD70F3347GJ |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, LEAD FREE, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 698/1114頁 |
| 文件大小： | 6637K |
| 代理商： | UPD70F3347GJ |
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CHAPTER 17 I
2C BUS
Preliminary User’s Manual U17790EJ1V0UD
623
17.8 Interrupt Request Signal (INTIICn) Generation Timing and Wait Control
The setting of the IICCn.WTIMn bit determines the timing by which the INTIICn register is generated and the
corresponding wait control, as shown below (n = 0 to 2).
Table 17-3. INTIICn Generation Timing and Wait Control
During Slave Device Operation
During Master Device Operation
WTIMn Bit
Address
Data Reception
Data Transmission
Address
Data Reception
Data Transmission
0
9
Notes 1, 2
8
Note 2
8
Note 2
9
8
1
9
Notes 1, 2
9
Note 2
9
Note 2
9
Notes 1.
The slave device’s INTIICn signal and wait period occur at the falling edge of the ninth clock only when
there is a match with the address set to the SVAn register.
At this point, ACK is generated regardless of the value set to the IICCn.ACKEn bit. For a slave device
that has received an extension code, the INTIICn signal occurs at the falling edge of the eighth clock.
When the address does not match after restart, the INTIICn signal is generated at the falling edge of the
ninth clock, but no wait occurs.
2.
If the received address does not match the contents of the SVAn register and an extension code is not
received, neither the INTIICn signal nor a wait state is generated.
Remarks 1.
The numbers in the table indicate the number of the serial clock’s clock signals. Interrupt requests
and wait control are both synchronized with the falling edge of these clock signals.
2.
n = 0 to 2
(1) During address transmission/reception
Slave device operation: Interrupt and wait timing are determined depending on the conditions in Notes 1
and 2 above regardless of the WTIMn bit.
Master device operation: Interrupt and wait timing occur at the falling edge of the ninth clock regardless of
the WTIMn bit.
(2) During data reception
Master/slave device operation: Interrupt and wait timing is determined according to the WTIMn bit.
(3) During data transmission
Master/slave device operation: Interrupt and wait timing is determined according to the WTIMn bit.
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