- 您現(xiàn)在的位置：買(mǎi)賣IC網(wǎng) > PDF目錄200645 > UPD70F3017AYF1-EA6-A 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121 PDF資料下載
參數(shù)資料
| 型號(hào)： | UPD70F3017AYF1-EA6-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121 |
| 封裝： | 12 X 12 MM, LEAD FREE, PLASTIC, FBGA-121 |
| 文件頁(yè)數(shù)： | 433/492頁(yè) |
| 文件大?。?/td> | 3420K |
| 代理商： | UPD70F3017AYF1-EA6-A |
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APPENDIX E REVISION HISTORY
User’s Manual U12768EJ4V1UD
489
(4/7)
Edition
Major Revision from Previous Edition
Applied to:
Figure 9-5 Oscillation Stabilization Time Select Register (OSTS) Addition of oscillation
stabilization time when fXX = 10 MHz, fXX = 2 MHz
CHAPTER 9
WATCHDOG
TIMER
10.1 Overview Deletion and addition of products in Note
Figure 10-2 Serial Operation Mode Registers 0 to 2 (CSIM0 to CSIM2) Addition of
Notes
Figure 10-5 Settings of CSIMn (3-Wire Serial I/O Mode) Addition of Note
10.3 I
2C Bus (
PD703014AY, 703015AY, 703017AY, 70F3017AY) Deletion and addition
of products
Figure 10-7 Block Diagram of I
2C Correction
Table 10-2 Configuration of I
2C Addition of IIC function expansion register 0 (IICX0)
10.3.2 I
2C control registers Addition of IIC function expansion register 0 (IICX0)
Figure 10-9 IIC Control Register 0 (IICC0) (3/4) Addition of condition of STT = 0 and
deletion of Note
Figure 10-9 IIC Control Register 0 (IICC0) (4/4) Addition of description and deletion of
Note 2
Figure 10-10 IIC Status Register 0 (IICS0) (2/3) Addition of Note
10.3.2 (3) IIC clock select register 0 (IICCL0) Addition of Remark
Figure 10-11 IIC Clock Select Register 0 (IICCL0) Addition of operation description of bit
3 (SMC) and bit 2 (DFC)
10.3.2 (4) IIC function expansion register 0 (IICX0) Addition
Table 10-3 Settings of Transfer Clock Addition of IIC communication frequency when fXX
= 20 MHz
10.3.4 (4) Acknowledge signal (ACK) Addition of description
10.3.5 I
2C interrupt request (INTIIC0) Addition of description
10.3.6 (4) Wait cancellation method Addition of cancellation method
Table 10-7 Wait Periods Modification of wait period when SMC, CL1, CL0 = 010 and 110
Figure 10-27 Master Operation Flow Chart Correction
Table 10-8 Configuration of UARTn Addition of baud rate generator mode control
register 01 (BRGMC01)
10.4.2 UARTn control registers Addition of BRGMC01 register
10.4.2 (4) Baud rate generator mode control registers 0, 01 (BRGMC0, BRGMC01)
Addition of BRGMC01 register
Figure 10-35 Baud Rate Generator Mode Control Registers 0, 01 (BRGMC0,
BRGMC01) Addition of BRGMC01 register
10.4.4 (1) Register settings Addition of BRGMC01 register
10.4.4 (2) Generation of baud rate transmit/receive clock using main clock Correction
Table 10-9 Relationship Between Main Clock and Baud Rate Correction
CHAPTER 10
SERIAL
INTERFACE
FUNCTION
Figure 11-2 A/D Converter Mode Register (ADM) Correction of conversion time
CHAPTER 11 A/D
CONVERTER
3rd
edition
Figure 12-2 DMA Internal RAM Address Registers 0 to 2 (DRA0 to DRA2) Addition of
Caution
CHAPTER 12
DMA FUNCTIONS
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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