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參數(shù)資料
| 型號(hào)： | UPD70F3017AYF1-EA6-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121 |
| 封裝： | 12 X 12 MM, LEAD FREE, PLASTIC, FBGA-121 |
| 文件頁(yè)數(shù)： | 189/492頁(yè) |
| 文件大?。?/td> | 3420K |
| 代理商： | UPD70F3017AYF1-EA6-A |
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CHAPTER 10
SERIAL INTERFACE FUNCTION
User’s Manual U12768EJ4V1UD
269
10.3.6 Interrupt request (INTIIC0) generation timing and wait control
The setting of bit 3 (WTIM) of IIC control register 0 (IICC0) determines the timing by which INTIIC0 is generated
and the corresponding wait control, as shown below.
Table 10-3. INTIICn Generation Timing and Wait Control
During Slave Device Operation
During Master Device Operation
WTIM
Address
Data Reception
Data Transmission
Address
Data Reception
Data Transmission
0
9
Notes 1, 2
8
Note 2
8
Note 2
9
8
1
9
Notes 1, 2
9
Note 2
9
Note 2
9
Notes 1.
The slave device’s INTIIC0 signal and wait period occurs at the falling edge of the ninth clock only when
there is a match with the address set to the slave address register (SVA0).
At this point, ACK is output regardless of the value set to bit 2 (ACKE) of IICC0. For a slave device that
has received an extension code, INTIIC0 occurs at the falling edge of the eighth clock.
2.
If the received address does not match the contents of the slave address register (SVA0), neither
INTIIC0 nor a wait occurs.
Remark
The numbers in the table indicate the number of the serial clock signals. Interrupt requests and wait
control are both synchronized with the falling edge of these clock signals.
(1) During address transmission/reception
Slave device operation:
Interrupt and wait timing are determined regardless of the WTIM bit.
Master device operation: Interrupt and wait timing occur at the falling edge of the ninth clock regardless of the
WTIM bit.
(2) During data reception
Master/slave device operation: Interrupt and wait timing are determined according to the WTIM bit.
(3) During data transmission
Master/slave device operation: Interrupt and wait timing are determined according to the WTIM bit.
(4) Wait cancellation method
The four wait cancellation methods are as follows.
By setting bit 5 (WREL) of IIC control register 0 (IICC0) to 1
By writing to IIC shift register 0 (IIC0)
By setting start condition (bit 1 (STT) of IIC control register 0 (IICC0) = 1)
By setting stop condition (bit 0 (SPT) of IIC control register 0 (IICC0) = 1)
When an 8-clock wait has been selected (WTIM = 0), the output level of ACK must be determined prior to wait
cancellation.
(5) Stop condition detection
INTIIC0 is generated when a stop condition is detected.
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