- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄200645 > UPD70F3017AYF1-EA6-A 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121 PDF資料下載
參數(shù)資料
| 型號(hào)： | UPD70F3017AYF1-EA6-A |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA121 |
| 封裝： | 12 X 12 MM, LEAD FREE, PLASTIC, FBGA-121 |
| 文件頁(yè)數(shù)： | 24/492頁(yè) |
| 文件大?。?/td> | 3420K |
| 代理商： | UPD70F3017AYF1-EA6-A |
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User’s Manual U12768EJ4V1UD
12
4.4
Memory Block Function ...........................................................................................................92
4.5
Wait Function ............................................................................................................................93
4.5.1
Programmable wait function ........................................................................................................93
4.5.2
External wait function ..................................................................................................................94
4.5.3
Relationship between programmable wait and external wait .......................................................94
4.6
Idle State Insertion Function ...................................................................................................95
4.7
Bus Hold Function....................................................................................................................96
4.7.1
Outline of function........................................................................................................................96
4.7.2
Bus hold procedure .....................................................................................................................97
4.7.3
Operation in power save mode....................................................................................................97
4.8
Bus Timing ................................................................................................................................98
4.9
Bus Priority ............................................................................................................................ 105
4.10 Memory Boundary Operation Conditions ........................................................................... 105
4.10.1
Program space ..........................................................................................................................105
4.10.2
Data space ................................................................................................................................105
CHAPTER 5 INTERRUPT/EXCEPTION PROCESSING FUNCTION................................................. 106
5.1
Outline .................................................................................................................................... 106
5.1.1
Features ....................................................................................................................................106
5.2
Non-Maskable Interrupts ...................................................................................................... 109
5.2.1
Operation...................................................................................................................................110
5.2.2
Restore......................................................................................................................................112
5.2.3
NP flag.......................................................................................................................................113
5.2.4
Noise elimination of external interrupt request input pin ............................................................113
5.2.5
Edge detection function of external interrupt request input pin ..................................................114
5.3
Maskable Interrupts............................................................................................................... 115
5.3.1
Operation...................................................................................................................................115
5.3.2
Restore......................................................................................................................................117
5.3.3
Priorities of maskable interrupts ................................................................................................118
5.3.4
Interrupt control register (xxICn) ................................................................................................122
5.3.5
In-service priority register (ISPR)...............................................................................................125
5.3.6
ID flag ........................................................................................................................................126
5.3.7
Watchdog timer mode register (WDTM) ....................................................................................126
5.4
Software Exceptions ............................................................................................................. 127
5.4.1
Operation...................................................................................................................................127
5.4.2
Restore......................................................................................................................................128
5.4.3
EP flag.......................................................................................................................................129
5.5
Exception Trap....................................................................................................................... 129
5.5.1
Illegal opcode definition .............................................................................................................129
5.5.2
Operation...................................................................................................................................130
5.5.3
Restore......................................................................................................................................131
5.6
Priority Control ...................................................................................................................... 132
5.6.1
Priorities of interrupts and exceptions........................................................................................132
5.6.2
Multiple interrupts ......................................................................................................................132
5.7
Interrupt Latency Time .......................................................................................................... 135
5.8
Periods in Which Interrupts Are Not Acknowledged ......................................................... 135
5.8.1
Interrupt request valid timing after EI instruction........................................................................136
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