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參數(shù)資料
| 型號： | UPD30181GM-66-8ED |
| 廠商： | NEC Corp. |
| 英文描述： | 64-/32-Bit Microprocessor |
| 中文描述： | 64-/32-Bit微處理器 |
| 文件頁數(shù)： | 47/444頁 |
| 文件大?。?/td> | 1449K |
| 代理商： | UPD30181GM-66-8ED |
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CHAPTER 1 INTRODUCTION
User’s Manual U14272EJ3V0UM
47
1.5 Clock Interface
The V
R
4181 has the following eight clocks.
CLKX1, CLKX2 (input)
These are oscillation inputs of 18.432 MHz, and used to generate operation clocks for the CPU core, serial
interface, and other peripheral units.
RTCX1, RTCX2 (input)
These are oscillation inputs of 32.768 kHz, and used for PMU, RTC, and so on.
PClock (internal)
This clock is used to control the pipeline in the V
R
4110 core, and for units relating to the pipeline. This clock is
generated from the clock input of CLKX1 and CLKX2 pins via the PLL. Its frequency is determined by
CLKSEL(2:0) pins.
MasterOut (internal)
This is a bus clock of the V
R
4110 core, and used for interrupt control. This clock operates in frequency of 1/4 of
the TClock frequency. The contents of the CP0’s Count register are incremented synchronously with this clock.
TClock (internal)
This is an operation clock for internal MBA bus and is supplied to the internal MBA modules (memory controller,
LCD controller, and DMA controller). This clock is generated from PClock and its frequency is 1/1, 1/2, or 1/3 of
the PClock frequency (it is determined by internal register setting). It is set to 1/2 by default.
PCLK (internal)
This clock is supplied to the internal ISA peripherals. This clock is generated from TClock and its frequency is
determined by internal register setting. PCLK will operate only when accesses to the internal ISA bus occur.
SYSCLK (internal, output)
This clock is used as the external ISA bus clock. It is also supplied to the internal CompactFlash controller. This
clock is generated from PCLK and its frequency is determined by internal register setting. SYSCLK will operate
only when accesses to the external ISA bus occur.
SDCLK (output)
This clock is supplied to SDRAM. This clock operates in the same frequency as that of TClock. SDCLK will
operate only when accesses to SDRAM occur.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| UPD3571 | 5000 BIT CCD LINEAR IMAGE SENSOR |
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參數(shù)描述 |
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| UPD30200GD-100MBB | 制造商:NEC Electronics Corporation 功能描述: |
| UPD30200GD-100-MBB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:64-Bit Microprocessor |
| UPD30200GD-133-MBB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:64-Bit Microprocessor |
| UPD30200GD-80-LBB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:64-Bit Microprocessor |
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