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參數(shù)資料
| 型號(hào)： | TLC320AD55C |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Sigma-Delta Analog Interface Circuit(Sigma-Delta 模擬接口) |
| 中文描述： | sigma - delta模擬接口電路（Σ-Δ模擬接口） |
| 文件頁(yè)數(shù)： | 36/41頁(yè) |
| 文件大?。?/td> | 256K |
| 代理商： | TLC320AD55C |
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A–2
Table A–3. Control 2 Register
D7
X
D6
X
D5
D4
D3
D2
D1
D0
DESCRIPTION
–
X
–
–
–
–
–
–
–
–
–
–
X
–
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–
–
–
–
–
–
–
–
X
–
–
–
–
–
–
–
–
–
–
1
0
–
–
–
–
–
–
–
–
–
–
0
1
–
–
–
–
–
–
–
–
–
–
0
1
Reserved
Decimator FIR overflow flag (valid only during read cycle)
FLAG 1 output value
FLAG 0 output value
Phone mode enabled
Phone mode disabled
Normal operation with decimator FIR filter
Bypass decimator FIR filter
Normal operation with interpolator filter
Bypass interpolator FIR filter
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
Default register value: 00000000
Writing zeros to the reserved bits is suggested.
Table A–4. Fk Divide Register
D7
D6
D5
D4
D3
D2
D1
D0
DIVIDE VALUE
1
1
1
1
1
1
1
1
255
1
0
0
0
0
0
0
0
128
0
0
1
0
0
0
0
0
32
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
256
Default register value: 00001000
The oversampling clock (FCLK) is set as MCLK/(Fk
×
4). MCLK/(Fk
×
256) is the sample frequency
(conversion rate) for the converter. When Fk is programmed to zero, its value is interpreted as 256.
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PDF描述 |
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