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參數(shù)資料
| 型號(hào)： | T8535 |
| 廠商： | Lineage Power |
| 元件分類(lèi)： | Codec |
| 英文描述： | Quad Programmable Codec(四通道可編程編解碼器) |
| 中文描述： | 四可編程編解碼器（四通道可編程編解碼器） |
| 文件頁(yè)數(shù)： | 38/54頁(yè) |
| 文件大?。?/td> | 1872K |
| 代理商： | T8535 |
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38
Lucent Technologies Inc.
Preliminary Data Sheet
July 2000
T8535/T8536 Quad Programmable Codec
Timing Characteristics
Control Interface Timing
Serial Control Port Timing
Table 17. Serial Control Port Timing
(see Figure 22 and Figure 23)
* The t
SXBDLY
delay is from either DCLK or CS, whichever transition is later, for the first bit of the byte.
Symbol
f
DCLK
—
t
CSSETUP
t
CSHOLD
Parameter
Test Conditions
—
—
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz
Min
—
40
7
4
Typ
—
50
—
—
Max
4096
60
—
t
DCLK
t
CSSETUP
9
—
—
Unit
kHz
%
ns
ns
Serial Bus Clock Frequency
Serial Bus Clock Duty Cycle
Chip Select Setup Time, Normal Mode
Chip Select Hold Time, Normal Mode
t
SXDLY
t
SDHOLD
t
SDSETUP
Serial Bus Output Data Delay, Normal Mode
Serial Bus Input Data Hold Time, Normal Mode
Serial Bus Input Data Setup Time, Normal
Mode
Clock Edge Rise Time
Clock Edge Fall Time
Line Driver Rise/Fall Time (DO output)
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz
—
4
7
—
—
—
ns
ns
ns
t
RISE
t
FALL
t
RISE
,
t
FALL
t
CSBHOLD
t
SXBDLY
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz
I
L
= 15 mA,
C
LOAD
= 100 pF
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz*
—
—
—
—
—
—
12
12
30
ns
ns
ns
Chip Select Hold Time, Byte-by-Byte Mode
Serial Bus Output Data Delay, Byte-by-Byte
Mode
t
CSBSETUP
Chip Select Setup Time, Byte-by-Byte Mode
t
SDBHOLD
Serial Bus Data Hold Time, Byte-by-Byte Mode
t
SDBSETUP
Serial Bus Data Setup Time, Byte-by-Byte
Mode
t
CSBHOLD
Chip Select Hold Time, Byte-by-Byte Mode
4
—
—
—
—
9
ns
ns
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz
D
CLK
= 4.096 MHz
7
4
7
—
—
—
—
—
—
ns
ns
ns
D
CLK
= 4.096 MHz
4
—
t
DCLK
t
CSBSETUP
ns
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