參數(shù)資料
型號(hào)： T7295-6
廠商： Lineage Power
英文描述： DS3/SONET STS-1 Integrated Line Receiver(DS3/SONET STS-1 集成線接收器)
中文描述： DS3/SONET STS - 1的集成線路接收器（DS3/SONET STS - 1的集成線接收器）
文件頁(yè)數(shù)： 17/20頁(yè)
文件大小： 416K
代理商： T7295-6
Data Sheet
February 1997
T7295-6 DS3/SONET STS-1
Integrated Line Receiver
17
Lucent Technologies Inc.
Electrical Characteristics
(continued)
Table 12. Power Dissipation
T
A
= –40
°
C to +85
°
C, V
DD
= 5 V
±
10%
Typical values are for V
DD
= 5.0 V, 25
°
C, and random data.
Maximum values are for V
DD
= 5.5 V, all-1s data.
Timing Characteristics
Table 13. External Reference Clock Requirements
Table 14. System Interface Timing Characteristics
(See Figure 14.)
T
A
= –40
°
C to +85
°
C, V
DD
= 5 V
±
10%
All timing characteristics are measured with 10 pF loading.
Note: The propagation delay from the analog input RIN to the system data outputs RPDATA/RNDATA is 3.5 RCLK cycles for
both the DS3 and STS-1 data rates.
5-1249(C)r.5
Figure 14. Timing Diagram for System Interface
Parameter
Symbol
I
DD
Min
—
—
Typ
Max
Unit
Power Supply Current
DS3
REQB = 0
REQB = 1
STS-1
REQB = 0
REQB = 1
—
—
82
79
87
83
106
103
111
108
mA
mA
mA
mA
Parameter
Min
—
40
Typ
—
—
Max
5.0
60
Unit
ns
%
Rise and Fall Time (10% to 90%)
Duty Cycle (at V
DD
/2)
Symbol
tRCH1RCH2
tRCL2RCL1
tRDVRCL
tRCLRDX
tRCHRDV
—
Parameter
Min
—
—
5.0
8.5
0.6
45
Typ
—
—
—
—
—
50
Max
3.5
2.5
—
—
3.7
55
Unit
ns
ns
ns
ns
ns
%
Receive Clock Rise Time (10% to 90%)
Receive Clock Fall Time (10% to 90%)
Receive Data Setup Time
Receive Data Hold Time
Receive Propagation Delay
Receive Clock Duty Cycle
tRCHRDV
tRCL2RCL1
tRCH1RCH2
tRDVRCL
tRCLRDX
RCLK
(RC)
RPDATA
OR
RNDATA
(RD)
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