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參數(shù)資料
| 型號(hào)： | SYM53C895 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Ultra2 SCSI I/O Processor with LVD（Low Voltage Differential Link）Universal Transceivers(PCI與Ultra2 SCSI I/O接口處理器（帶低電壓差分連接通用收發(fā)器）) |
| 中文描述： | PCI到Ultra2的SCSI I / O處理器與LVD（低電壓差分鏈接）通用收發(fā)器（的PCI與Ultra2的SCSI的I / O接口處理器（帶低電壓差分連接通用收發(fā)器）） |
| 文件頁(yè)數(shù)： | 54/326頁(yè) |
| 文件大?。?/td> | 2938K |
| 代理商： | SYM53C895 |
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2-28
Functional Description
One solution is to use a soft abort by writing a one to bit 7 in the Interrupt
Status (ISTAT) register instead of a soft reset to stop current SCSI
transactions. This would halt current transactions without altering chip
settings such as the clock quadrupler and the clock divider setup. The
pending transactions would then start over.
2.8.3 (Re)Select During (Re)Selection
In multithreaded SCSI I/O environments, it is not uncommon to be
selected or reselected while trying to perform selection/reselection. This
situation may occur when a SCSI controller (operating in initiator mode)
tries to select a target and is reselected by another. The Select SCRIPTS
instruction has an alternate address to which the SCRIPTS jump when
this situation occurs. An analogous situation occurs for target devices
being selected while trying to perform a reselection.
Once a change in operating mode occurs, the initiator SCRIPTS should
start with a Set Initiator instruction or the target SCRIPTS should start
with a Set Target instruction. The Selection and Reselection Enable bits
(SCID bits 5 and 6, respectively) should both be asserted so that the
SYM53C895 may respond as an initiator or as a target. If only selection
is enabled, the SYM53C895 cannot be reselected as an initiator. There
are also status and interrupt bits in the SCSI Interrupt Status One
(SIST0) and SCSI Interrupt Enable Zero (SIEN0) registers that indicate
whether the SYM53C895 has been selected (bit 5) and reselected (bit 4).
2.9 Synchronous Operation
The SYM53C895 can transfer synchronous SCSI data in both initiator
and target modes. The SCSI Transfer (SXFER) register controls both the
synchronous offset and the transfer period. It can be loaded by the CPU
before SCRIPTS execution begins, from within SCRIPTS by using a
Table Indirect I/O instruction, or with a Read-Modify-Write instruction.
The SYM53C895 can receive data from the SCSI bus at a synchronous
transfer period as short as 25 ns, regardless of the transfer period used
to send data. The SYM53C895 can receive data at one-fourth of the
divided SCLK frequency. Depending on the SCLK frequency, the
negotiated transfer period, and the synchronous clock divider, the
SYM53C895 can send synchronous data at intervals as short as 25 ns
for Ultra2 SCSI, 50 ns for Ultra SCSI, 100 ns for fast SCSI and 200 ns
for SCSI-1.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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