參數(shù)資料
型號(hào)： SYM53C895
廠商： LSI Corporation
英文描述： PCI to Ultra2 SCSI I/O Processor with LVD（Low Voltage Differential Link）Universal Transceivers(PCI與Ultra2 SCSI I/O接口處理器（帶低電壓差分連接通用收發(fā)器）)
中文描述： PCI到Ultra2的SCSI I / O處理器與LVD（低電壓差分鏈接）通用收發(fā)器（的PCI與Ultra2的SCSI的I / O接口處理器（帶低電壓差分連接通用收發(fā)器））
文件頁(yè)數(shù)： 316/326頁(yè)
文件大小： 2938K
代理商： SYM53C895
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IX-8
Index
SFBR register
5-35
Shadow Register Test Mode bit
5-55
SI_O/ Status bit
5-37
SIDL Least Significant Byte Full bit
5-40
SIDL Most Significant Byte Full
5-44
SIDL register
5-88
SIEN0 register
5-66
SIEN1 register
5-68
Signal Name
alphabetical
7-65
BGA position
7-61
Pin Number
7-64
Signal Process
5-47
,
5-50
signaled system error (SSE)
5-5
SIGP bit
5-47
,
5-50
single-ended mode
SCSI pin description
4-12
Single-step Interrupt bit
5-39
,
5-63
Single-step Mode bit
5-64
SIST0 register
5-69
SIST1 register
5-72
SLPAR High Byte Enable
5-24
SLPAR Mode bit
5-24
SLPAR register
5-73
SMSG/ Status bit
5-37
SOCL Least Significant Byte Full bit
5-40
SOCL register
5-36
SODL Most Significant Byte Full bit
5-44
SODL register
5-89
SODR Least Significant Byte Full bit
5-40
SODR Most Significant Byte Full bit
5-44
Software Reset bit
5-47
Source I/O-Memory Enable bit
5-61
SREQ/ Status bit
5-37
SSEL/ Status bit
5-37
SSID register
5-36
SSTAT0 register
5-40
SSTAT1 register
5-42
SSTAT2 register
5-44
stacked interrupts
2-36
start address bits
6-12
,
6-21
Start DMA Operation bit
5-65
Start SCSI Transfer
5-22
Start Sequence
5-18
status register
5-5
STEST0 register
5-80
STEST1 register
5-82
STEST2 register
5-83
STEST3 register
5-85
STIME0 register
5-76
STIME1 register
5-77
store instructions
prefetch unit and
2-9
subsystem ID (SID[15:0])
5-11
subsystem vendor ID (SVID[15:0])
5-10
SWIDE register
5-74
SXFER register
5-29
SYM53C700 Compatibility bit
5-65
SYM53C895
new features
1-2
register map
A-1
Synchronous Clock Conversion Factor bits
5-26
synchronous data transfer rates
2-29
synchronous SCSI send
2-3
system pins
4-7
T
table indirect addressing
6-19
Table Indirect bit
6-7
table indirect mode bit
6-18
table relative addressing
6-19
Target Asynchronous Send timing
7-52
target mode
6-14
target mode bit
5-19
,
6-9
TEMP register
5-53
,
6-35
,
6-38
Temporary register
5-53
termination
2-24
third dword
6-35
,
6-38
Timer Test Mode bit
5-87
timings
clock
7-11
interrupt output
7-14
reset input
7-13
SCSI
7-51
Ultra2 SCSI
7-57
TolerANT Enable bit
5-85
TolerANT Technology
1-4
benefits
1-5
electrical characteristics
7-8
Extend SREQ/SACK Filtering bit
5-84
TolerANT Enable bit
5-85
Trace impedance
C-2
transfer control instructions
2-9
,
6-26
transfer counter bits
6-12
,
6-34
transfer rate
synchronous
2-29
Synchronous clock conversion factor bits
5-26
TTL/CMOS signals
C-2
U
Ultra SCSI
7-58
Ultra SCSI Single-Ended Transfers 20.0 Mbytes/s (8-Bit
Transfers) or 40.0 Mbytes/s (16-Bit Transfers), Quadrupled
40 MHz Clock
7-57
Ultra2 SCSI
2-10
benefits
1-4
LVD Link
2-16
Synchronous Clock Conversion Factor bits
5-26
Ultra2 SCSI timings
7-57
Ultra2 SCSI Transfers 40.0 Mbytes/s (8-Bit Transfers) or
80.0 Mbytes/s (16-Bit Transfers)
Quadrupled 40 MHz Clock timing
7-59
Unexpected Disconnect bit
5-67
,
5-71
Unitrode terminator
C-4
upper register address line (A7) bit
6-23
use data8/SFBR bit
6-22
V
VDD-A pin
C-4
vendor ID (VID[15:0])
5-3
Vendor Unique Enhancements 1 bit
5-24
W
wait disconnect instruction
6-16
wait for valid phase bit
6-31
wait reselect instruction
6-17
wait select instruction
6-15
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PDF描述
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