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參數(shù)資料
| 型號： | SYM53C710 |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit SCSI I/O Processor(32位SCSI I/O處理器) |
| 中文描述： | 32位SCSI I / O處理器（32位的SCSI的I / O處理器） |
| 文件頁數(shù)： | 93/248頁 |
| 文件大?。?/td> | 3027K |
| 代理商： | SYM53C710 |
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Register Descriptions
4-33
by 1, 2 or 4 based on the current DBC contents and the
current DNAD value. This bit automatically clears itself
after decrementing the
DMA Byte Counter (DBC)
register.
ROFF
Reset SCSI Offset
Setting this bit clears any outstanding synchronous SCSI
REQ/ACK offset. This bit is set when a SCSI Gross Error
condition occurs. The offset is reset when a synchronous
transfer does not complete successfully. This bit
automatically resets itself after clearing the synchronous
offset.
5
MASR
Master Control for Set or Reset Pulses
This bit controls the operation of bits [3:0]. When this bit
is set, bits [3:0] assert the corresponding signals. When
this bit is reset, bits [3:0] deassert the corresponding
signals. This bit and bits [3:0] should not be changed in
the same write cycle.
4
DDIR
DMA Direction
Setting this bit either asserts or deasserts the internal
DMA Write (DMAWR) direction signal depending on the
current status of the MASR bit in this register. Asserting
the DMAWR signal indicates that data is transferred from
the SCSI bus to the host bus. Deasserting the DMAWR
signal transfers data from the host bus to the SCSI bus.
3
EOP
End of Process
Setting this bit either asserts or deasserts the internal
EOP control signal depending on the current status of the
MASR bit in this register. The internal EOP signal is an
output from the DMA portion of the SYM53C710 to the
SCSI portion of the SYM53C710. Asserting the EOP
signal indicates that the last data byte has been
transferred between the two portions of the chip.
Deasserting the EOP signal indicates that the last data
byte has not been transferred between the two portions
of the chip. If the MASR bit is configured to assert this
signal, this bit automatically clears itself after pulsing the
EOP signal.
2
DREQ
Data Request
Setting this bit either asserts or deasserts the internal
DREQ (data request signal) depending on the current
status of the MASR bit in this register. Asserting the
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