參數資料
型號: SYM53C710
廠商: LSI Corporation
英文描述: 32-Bit SCSI I/O Processor(32位SCSI I/O處理器)
中文描述: 32位SCSI I / O處理器(32位的SCSI的I / O處理器)
文件頁數: 66/248頁
文件大小: 3027K
代理商: SYM53C710
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4-6
Registers
signal is asserted before deasserting ACK/ during the
byte transfer with the parity error. The Enable Parity
Checking bit must also be set for the SYM53C710 to
assert ATN/ in this manner. The following parity errors
can occur:
A parity error detected on data received from the
SCSI bus.
A parity error detected on data transferred to the
SYM53C710 from the host data bus.
If the Assert ATN/ on Parity Error bit is cleared or the
Enable Parity Checking bit is cleared, ATN/ is not
automatically asserted on the SCSI bus when a parity
error is received.
TRG
Target Mode
This bit determines the default operating mode of the
SYM53C710, though there are instances when the chip
may act in a role other than the default. For example, a
mostly initiator device may be selected as a target. An
automatic mode change does not affect the state of this
bit. After completion of a mode change I/O operation, the
SYM53C710 returns to the role defined by this bit. When
this bit is set, the chip is a target device by default. When
the target mode bit is cleared, the SYM53C710 is an
initiator device by default.
0
Register: 0x01 (0x02)
SCSI Control One (SCNTL1)
Read/Write
EXC
Extra Clock Cycle of Data Setup
When this bit is set, an extra clock period of data setup
is added to each SCSI data transfer. The extra data setup
time can provide additional system design flexibility,
though it affects the SCSI transfer rates. Clearing this bit
disables the extra clock cycle of data setup time.
7
7
6
5
4
3
2
1
0
EXC
ADB
ESR
CON
RST
AESP
SND
RCV
0
0
0
0
0
0
0
0
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PDF描述
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參數描述
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