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參數(shù)資料
| 型號(hào)： | SYM53C710 |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit SCSI I/O Processor(32位SCSI I/O處理器) |
| 中文描述： | 32位SCSI I / O處理器（32位的SCSI的I / O處理器） |
| 文件頁數(shù)： | 56/248頁 |
| 文件大?。?/td> | 3027K |
| 代理商： | SYM53C710 |
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3-4
Signal Descriptions
STERM/
TA/
I/O
I
Synchronous Cycle Termination, Transfer
Acknowledge
.
STERM/: Acknowledges transfer to a 32-bit wide port.
When the EA bit in the
DMA Control (DCNTL)
is set, this
signal becomes bidirectional: input in master mode and
output in slave mode.
TA/: Acknowledges transfer to a 32-bit wide port. When
the EA bit in the
DMA Control (DCNTL)
is set, this signal
becomes bidirectional: input in master mode and output in
slave mode.
BERR/
TEA/
O
I
Bus Error Acknowledge, Transfer Error Acknowledge.
BERR/: Indicates that a bus fault has occurred. May be
used with HALT/ to force a bus retry.
TEA/: Indicates that a bus fault has occurred.
HALT/
TIP/
Z
Z
I
O
Halt, Transfer in Progress.
HALT/: Input only, used with BERR/ to indicate a bus retry
cycle.
TIP/: Bidirectional, indicates that bus activity is in
progress.
SLACK/
SLACK/
O
O
Slave Acknowledge
. When asserted, indicates the
internal end of a slave mode cycle. The external slave
cycle ends when the SYM53C710 observes either
STERM/_TA/ or BERR/-TEA/.
FC[2:0]
TM[2:0]
Z
O
Function Codes, Transfer Modifiers.
Indicates the
status of the current bus cycle.
FC0, TM0 = 1: Indicates data space; it is the default for
all transfers
FC0, TM0 = 0: Indicates program space. It may be
optionally selected when setting the PD bit in the
DMA
Mode (DMODE)
register
FC1, TM1: User definable from the DMODE register bits
FC2, TM2: User definable from the DMODE register bits
SC[1:0]
SC[1:0]
Z(O)
O
Snoop Control
.
Indicates the bus snooping level. The bits
are user programmable through bits in the
Chip Test
Seven (CTEST7)
register. They are asserted when the
SYM53C710 is the bus master. (SC[1:0] may optionally be
used as pure outputs, active in both master and slave
modes. See the
Chip Test Eight (CTEST8)
register
description for use of SC[1:0] as pure outputs.)
MASTER/ MASTER/
O
O
Master Status
.
Driven low when the SYM53C710
becomes bus master.
Table 3.1
Interface Signals (Cont.)
Bus
Mode 1
Bus
Mode 2
Slave
Type
Master
Type
Description
(Slave Type, Master Type)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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