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參數(shù)資料
| 型號： | SYM53C710 |
| 廠商： | LSI Corporation |
| 英文描述： | 32-Bit SCSI I/O Processor(32位SCSI I/O處理器) |
| 中文描述： | 32位SCSI I / O處理器（32位的SCSI的I / O處理器） |
| 文件頁數(shù)： | 39/248頁 |
| 文件大?。?/td> | 3027K |
| 代理商： | SYM53C710 |
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Bidirectional STERM/_TA/
2-19
2.5 Bidirectional STERM/_TA/
The STERM/_TA/ signal terminates a read or write cycle. In a typical
system, STERM/_TA/ is a wired-OR signal driven by slave devices and
monitored by bus masters. When the system CPU is faster than the slave
device being accessed, a cycle may be terminated as soon as the slave
is ready. Slave devices which are faster than the CPU present a special
problem in that they are required to insert wait states to allow the CPU
to catch up. The SYM53C710 is able to accommodate both situations.
During slave accesses, the SLACK/ output provides an indication that the
SYM53C710 is ready to terminate a read or write cycle. After asserting
SLACK/, the SYM53C710 samples STERM/_TA/ on every subsequent
rising BCLK edge until it is sampled active, at which time the read/write
cycle is terminated. Any time between SLACK/ and STERM/_TA/ is
treated as a wait state; a read/write cycle may be stretched indefinitely,
but write data must be valid by the second clock cycle after Chip Select
is sampled true.
Typically, SLACK/ is tied back to STERM/_TA/ as in
Figure 2.7
. If the
system CPU is not capable of completing a slave cycle in the minimum
time required by the SYM53C710, SLACK/ must be delayed before
asserting STERM/_TA/. If the system CPU is capable of running slave
read/write cycles with zero additional wait states, no delay is necessary.
In systems where the CPU is faster than the SYM53C710, SLACK/ may
be connected to STERM/_TA/ with external logic, but the best solution is
to set the Enable Acknowledge (EA) bit in the
DMA Control (DCNTL)
to
internally connect SLACK/ to STERM_TA/. When the EA bit is set, the
STERM/_TA/ pin changes from being an input in both master and slave
modes, and becomes bidirectional: input in master mode, and output in
slave mode. This way, no external logic is required and proper timing is
guaranteed. Setting the EA bit must be the first slave I/O access to the
SYM53C710. In addition, when the EA bit is set, a signal with the same
timing characteristics as SLACK/ is driven onto the STERM/_TA/ pin, as
illustrated in
Figure 2.7
. The external timing on this signal is the same as
the signal generated if EA was not used, as illustrated in
Figure 2.8
. The
additional control logic 3-states STERM/_TA/ for 5 ns after it is
deasserted. The SLACK/ signal is always driven.
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