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參數(shù)資料
| 型號(hào)： | ST10F296TR |
| 廠商： | STMICROELECTRONICS |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 64 MHz, MICROCONTROLLER, PBGA208 |
| 封裝： | 23 X 23 MM, 1.96 MM HEIGHT, 1.27 MM PITCH, ROHS COMPLIANT, PLASTIC, BGA-208 |
| 文件頁(yè)數(shù)： | 241/346頁(yè) |
| 文件大?。?/td> | 5607K |
| 代理商： | ST10F296TR |
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ST10F296E
Electrical characteristics
315/346
24.8.6
Oscillator watchdog (OWD)
An on-chip watchdog oscillator is implemented in the ST10F296E. This feature is used for
safety reasons with an external crystal oscillator (available only when using direct drive
mode with or without prescaler, so the PLL is not used to generate the CPU clock
multiplying the frequency of the external crystal oscillator). The watchdog oscillator operates
as follows:
The reset default configuration enables the watchdog oscillator. It can be disabled by setting
the OWDDIS bit (bit 4) of the SYSCON register.
When the OWD is enabled, the PLL runs at its free-running frequency and it increments the
watchdog counter. At each transition of the external clock, the watchdog counter is cleared.
If an external clock failure occurs, the watchdog counter overflows (after 16 PLL clock
cycles).
When overflow occurs, the CPU clock signal is switched to the PLL free-running clock signal
and the oscillator watchdog interrupt request is flagged. The CPU clock does not switch
back to the external clock even if a valid external clock exits on the XTAL1 pin. Only a
hardware reset (or bidirectional software/watchdog reset) can switch the CPU clock source
back to direct clock input.
When the OWD is disabled, the CPU clock is always the external oscillator clock (in direct
drive or prescaler operation) and the PLL is switched off to decrease consumption supply
current.
24.8.7
Phase-locked loop (PLL)
For all combinations of pins P0.15-13 (P0H.7-5) other than 011, during reset, the on-chip
PLL is enabled and it provides the CPU clock (see Table 168). The PLL multiplies the input
frequency by the factor ‘F’ which is selected via the combination of pins P0.15-13 (fCPU =
fXTAL x F). With every F’th transition of fXTAL, the PLL circuit synchronizes the CPU clock to
the input clock. This synchronization is done smoothly, so the CPU clock frequency does not
change abruptly.
Due to this synchronization with the input clock, the frequency of fCPU is constantly adjusted
so it is locked to fXTAL. The resulting slight variation causes a jitter of fCPU which also effects
the duration of individual TCLs.
The timings listed in this section that refer to TCLs must be calculated using the minimum
possible TCL under the respective circumstances.
The minimum value for TCL depends on the jitter of the PLL. The PLL tunes the fCPU to
keep it locked on fXTAL. The relative deviation of TCL is the maximum when it is referred to
one TCL period.
This is especially important for bus cycles using wait states and for the operation of timers, serial
interfaces, etc. For all slower operations and longer periods (such as, pulse train generation or
measurement, lower baud rates, etc) the deviation caused by the PLL jitter is negligible. Refer to
Section 24.8.9: PLL jitter for more details.
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| ST10-IP-EN (5000-181) | 功能描述:電機(jī)驅(qū)動(dòng)器 RoHS:否 制造商:Applied Motion 電機(jī)驅(qū)動(dòng)類(lèi)型:2035 Step 電源電壓:12 V to 35 V 功率額定值:70 W 每轉(zhuǎn)步距分辨率:200 to 400 框架大小 (NEMA): |
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