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參數(shù)資料
| 型號： | SPC5200CVR400 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 14/80頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 400MHZ 272-PBGA |
| 標準包裝： | 40 |
| 系列： | MPC52xx |
| 處理器類型： | 32-位 MPC52xx PowerPC |
| 速度： | 400MHz |
| 電壓： | 1.5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 272-BBGA |
| 供應商設備封裝： | 272-PBGA（27x27） |
| 包裝： | 托盤 |
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Electrical and Thermal Characteristics
MPC5200 Data Sheet, Rev. 4
Freescale Semiconductor
21
Figure 6. Timing Diagram—Standard SDRAM Memory Write Timing
3.3.5.3
Memory Interface Timing-DDR SDRAM Read Command
The SDRAM Memory Controller uses an internally skewed clock for reading DDR memory. The
programmable bits in the Reset Configuration Register used to account for unknown board delays are in
the CDM module. The internal read clock can be delayed up to 3 ns under worst operating conditions in
32 increments of 95 ps, (1.4 ns in 45 ps increments under best case operating conditions) by programming
the CDM Reset Configuration Register tap delay bits. Note: These bits in the CDM Reset Configuration
register are not ‘reset configured’ but have a hard coded reset value and are writable during operation.
Table 19. Standard SDRAM Write Timing
Sym
Description
Min
Max
Units
SpecID
tmem_clk
MEM_CLK period
7.5
—
ns
A5.8
tvalid
Control Signals, Address and MBA Valid
after rising edge of MEM_CLK
—tmem_clk*0.5+0.4
ns
A5.9
thold
Control Signals, Address and MBA Hold after
rising edge of MEM_CLK
tmem_clk*0.5
—
ns
A5.10
DMvalid
DQM valid after rising edge of MEM_CLK
—
tmem_clk*0.25+0.4
ns
A5.11
DMhold
DQM hold after rising edge of Mem_clk
tmem_clk*0.25-0.7
—
ns
A5.12
datavalid
MDQ valid after rising edge of MEM_CLK
—
tmem_clk*0.75+0.4
ns
A5.13
datahold
MDQ hold after rising edge of MEM_CLK
tmem_clk*0.75-0.7
—
ns
A5.14
MEM_CLK
Control Signals
MDQ (Data)
MA (Address)
NOTE: Control Signals are composed of RAS, CAS, MEM_WE, MEM_CS, MEM_CS1 and CLK_EN
Active
NOP
WRITE
NOP
thold
Row
Column
MBA (Bank Selects)
datahold
datavalid
tvalid
thold
tvalid
thold
tvalid
DQM (Data Mask)
DMvalid
DMhold
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