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參數(shù)資料
| 型號： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 273/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56853FG120 |
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13-10
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Register Descriptions (TMR_BASE = $1FFE80)
13
the counter output yields a Pulse Width Modulated (PWM) signal whose frequency and
pulse width is determined by the values programmed into the TMR_CMP1 and
TMR_CMP2 registers, and the input clock frequency. This method of PWM generation
has the advantage of allowing almost any desired PWM frequency and/or constant on or
off periods. This mode of operation is often used to drive PWM amplifiers used to power
motors and inverters.
13.8.13 Compare Registers Use
The dual Compare registers (TMR_CMP1 and TMR_CMP2) provide a bidirectional
modulo count capability. The CMP1 register is used when the counter is counting up, and
the CMP2 register is used when the counter is counting down. The only exception is when
the counter is operating with alternating compare registers. The CMP1 register should be
set to the desired maximum count value or $FFFF to indicate the maximum unsigned value
prior to roll-over, and the CMP2 register should be set to the maximum negative count
value or $0000 to indicate the maximum unsigned value prior to roll-under.
If the Output mode is set to 100, the OFLAG will toggle while using alternating Compare
registers. In this Variable Frequency PWM mode, the CMP2 value defines the desired
pulse width of the on-time, and the CMP1 register defines the off-time. The Variable
Frequency PWM mode is defined for positive counting only.
One must be careful when changing CMP1 and CMP2 while the counter is active. If the
counter has already passed the new value, it will count to $FFFF or $0000, roll over/under,
and then begin counting toward the new value. (The check is for Count = Cmpx, not
Count> = Cmp1 or Count < = Cmp2).
13.8.14 Capture Register Use
The Capture register stores a copy of the counter’s value when an input edge (positive,
negative, or both) is detected. Once a capture event occurs, no further updating of the
Capture register will occur until the Input Edge Flag (IEF) is cleared by writing a 0 to the
IEF.
13.9 Register Descriptions (TMR_BASE = $1FFE80)
13.9.1 Timer Control Registers (CTL)
There are four Timer Control Registers in this occurrence. Their addresses are:
TMRA0_CTRL (Timer A, Channel 0 Control)—Address: TMRA_BASE + $6
TMRA1_CTRL (Timer A, Channel 1 Control)—Address: TMRA_BASE + $E
TMRA2_CTRL (Timer A, Channel 2 Control)—Address: TMRA_BASE + $16
TMRA3_CTRL (Timer A, Channel 3 Control)—Address: TMRA_BASE + $1E
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56854FG120 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
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| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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