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參數(shù)資料
| 型號(hào)： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 228/649頁 |
| 文件大小： | 7965K |
| 代理商： | SPAK56853FG120 |
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Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
MOTOROLA
Enhanced Synchronous Serial Interface (ESSI)
12-33
Preliminary
12
0 = Status of TXFIFO2 matches the other enabled TXFIFOs
1 = Status (data content level) of TXFIFO2 is different than the other enabled
TXFIFOs
12.7.7.9 Receive Data Ready Flag (RDR)—Bit 7
This flag bit is set when Receive Data Register (SRX) or receive FIFO (RXFIFO) is
loaded with a new value. RDR is cleared when the CPU reads the SRX register. If
RXFIFO is enabled, RDR is cleared when receive FIFO is empty.
If the RIE bit is set, a receive data interrupt request is issued when the RDR bit is set. The
interrupt request vector depends on the state of the Receiver Overrun Error (ROE) bit, on
the SSR. The RDR bit is cleared by Power-On Reset (POR) and ESSI reset (ESSIEN = 0).
12.7.7.10 Transmit Data Register Empty (TDE)—Bit 6
This flag bit is set when there is no data waiting to be transferred to the TXSR register. A
transmit FIFO (TXFIFO) is enabled when there is at least one empty slot in STX or
TXFIFO. When the TXFIFO is not enabled, the STX is empty. For example, when the
contents of the STX register are transferred into the Transmit Shift Register (TXSR).
When set, the TDE bit indicates data should be written to the STX register or to the STSR
before the Transmit Shift register becomes empty, or an underrun error will occur.
The TDE bit is cleared when data is written to the STX register or to the STSR to disable
transmission of the next time slot. If the TIE bit is set, an ESSI transmit data interrupt
request is issued when the TDE bit is set. The vector of the interrupt depends on the state
of the TUE bit in the SSR. The TDE bit is set by Power-On Reset (POR) and ESSI reset
(ESSIEN = 0).
12.7.7.11 Receive Overrun Error (ROE)—Bit 5
This flag bit is set when the Receive Shift Register (RXSR) is enabled, filled, ready to
transfer to the SRX or the RXFIFO registers, and when these registers are already full. If
the Receive FIFO is enabled, it is indicated by the Receive FIFO Full (RFF) bit otherwise
this is indicated by the Receive Data Ready (RDR) bit being set. The RXSR is not
transferred in this case.
Note:
When using the RXFIFO with a watermark other than 8, the ROE bit does not
mean data has been lost. The RXCNT field of the SFCSR should be checked to
determine the likelihood of actual data loss.
A receive overrun error does not cause any interrupts. However, when the ROE bit is set,
it causes a change in the interrupt vector used, allowing the use of a different interrupt
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56854FG120 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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