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參數(shù)資料
| 型號(hào)： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁(yè)數(shù)： | 130/649頁(yè) |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56853FG120 |
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Functional Description
MOTOROLA
Serial Communications Interface (SCI)
10-9
Preliminary
10
2. Clear the Transmit Data Register Empty (TDRE) flag by first reading the SCI Status
Register (SCISR) and then writing output data to the SCI Data Register (SCIDR).
3. Repeat step 2 for each subsequent transmission.
Modifying the TE bit from 0 to a 1 automatically loads the Transmit Shift Register with a
preamble of 10 logic ones (if M = 0) or 11 logic ones (if M = 1). After the preamble shifts
out, control logic automatically transfers the data from the SCI Data Register into the
Transmit Shift Register. A logic zero start bit automatically goes into the least significant
bit position of the Transmit Shift Register. A logic one Stop bit goes into the most
significant bit position of the frame.
Hardware supports odd or even parity. When parity is enabled, the Most Significant Bit
(MSB) of the data character is replaced by the parity bit.
The Transmit Data Register Empty (TDRE) flag in the SCI Status Register (SCISR)
becomes set when the SCI Data Register transfers a character to the Transmit Shift
Register. The TDRE flag indicates when the SCI Data Register can accept new data from
the internal data bus. If the Transmitter Empty Interrupt Enable (TEIE) bit in the SCI
Control Register (SCICR) is also set, the TDRE flag generates a transmitter interrupt
request. If TDE is enabled, the DMA request will suppress the TDRE interrupt and a
DMA request will be made instead.
When the Transmit Shift Register is not transmitting a frame and TE = 1, the TXD pin
goes to the idle condition, logic one. If at any time software clears the TE bit in the SCI
Control Register (SCICR), the transmitter relinquishes control of the port I/O pin upon
completion of the current transmission causing the TXD pin to go to a HighZ state.
If software clears TE while a transmission is in progress (TIDLE = 0), the frame in the
Transmit Shift Register continues to shift out. Then transmission stops even if there is data
pending in the SCI Data Register. To avoid accidentally cutting off the last frame in a
message, always wait for TDRE to go high after the last frame before clearing TE.
To separate messages with preambles with minimum idle line time, use this sequence
between messages:
1. Write the last character of the first message to the SCIDR.
2. Wait for the TDRE flag to go high, indicating the transfer of the last frame to the
Transmit Shift Register.
3. Queue a preamble by clearing and then setting the TE bit.
4. Write the first character of the second message to the SCIDR.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
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參數(shù)描述 |
|---|---|
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| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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