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參數(shù)資料
| 型號： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 229/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56853FG120 |
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12-34
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
12
handler for a receive overrun condition. If a receive interrupt occurs with the ROE bit set,
the receive data with exception status interrupt is generated. If a receive interrupt occurs
with the ROE bit cleared, the Receive Data Interrupt is generated. The ROE bit is cleared
by Power-On Reset (POR) or ESSI reset (ESSIEN = 0) and by reading the SSR with the
ROE bit set followed by reading the SRX register. Clearing the RE bit does not affect the
ROE bit.
12.7.7.12 Transmitter Underrun Error (TUE)—Bit 4
This flag bit is set when the TXSR is empty, or when there is no data to be transmitted, as
indicated by the TDE bit being set, and a transmit time slot occurs. When a Transmit
Underrun Error occurs, the previously sent data is retransmitted.
A transmit time slot in the Normal mode occurs when the frame sync is asserted. Each
time slot requires data transmission in the Network mode, it may cause a TUE error.
The TUE bit does not cause interrupts. However, the TUE bit will cause a change in the
interrupt vector used for transmit interrupts. Consequently, a different interrupt handler
can be used for a transmit underrun condition. If a transmit interrupt occurs with the TUE
bit set, the transmit data with exception status interrupt is generated. If a transmit interrupt
occurs with the TUE bit cleared, the transmit data interrupt is generated.
The TUE bit is cleared by Power-On Reset (POR) or ESSI reset (ESSIEN = 0). The TUE
bit is also cleared by reading the SSR with the TUE bit set, followed by writing to the STX
register or to the STSR.
The state of this bit reflects the status of the transmitter(s) selected by the TXSF0-2 control
bits in the SCR4 register.
12.7.7.13 Transmit Frame Sync (TFS)—Bit 3
RFS The middle section of Figure 12-20 exhibits data written to the STX Register in the
Network mode during the time slot when the TFS bit is set. This is transmitted during
either of the following:
Second time slot (in the Network mode)
In the following first time slot (in the Normal mode)
While in Network mode, the TFS bit is set during transmission of the first slot of the
frame. The bit is then cleared when starting transmission of the next slot. The TFS bit is
cleared by Power-On Reset (POR) or ESSI reset (ESSIEN = 0).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56854FG120 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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