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參數(shù)資料
| 型號(hào)： | PSD913F2V |
| 英文描述： | 200V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-2 package; A IRHNA7260 with Standard Packaging |
| 中文描述： | 可配置的存儲(chǔ)系統(tǒng)級(jí)芯片的8位微控制器 |
| 文件頁數(shù)： | 77/94頁 |
| 文件大?。?/td> | 463K |
| 代理商： | PSD913F2V |
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PSD913F1
Preliminary
76
-15
-20
Turbo
Off
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
LVLX
t
AVLX
t
LXAX
t
AVQV
t
SLQV
ALE or AS Pulse Width
26
30
ns
Address Setup Time
(Note 3)
10
12
ns
Address Hold Time
(Note 3)
12
14
ns
Address Valid to Data Valid (Notes 3 and 6)
150
200
Add 20
ns
CS Valid to Data Valid
150
200
ns
RD to Data Valid 8-Bit Bus
(Note 5)
35
40
ns
t
RLQV
RD or PSEN to Data Valid 8-Bit Bus,
8031, 80251
(Note 2)
50
55
ns
t
RHQX
RD Data Hold Time
(Note 1)
0
0
ns
t
RLRH
RD Pulse Width (also DS, LDS, UDS)
40
45
ns
RD or PSEN Pulse Width (8031, 80251)
55
60
ns
t
RHQZ
t
EHEL
t
THEH
t
ELTL
RD to Data High-Z
(Note 1)
40
45
ns
E Pulse Width
45
52
ns
R/W Setup Time to Enable
18
20
ns
R/W Hold Time After Enable
0
0
ns
t
AVPV
Address Input Valid to
Address Output Delay
(Note 4)
35
40
ns
Read Timing
(3.0 V to 3.6 V Versions)
Microcontroller Interface – PSD913F1V AC/DC Parameters
(3.0 V to 3.6 V Versions)
NOTES:
1. RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
2. RD and PSEN have the same timing for 8031.
3. Any input used to select an internal PSD913F1 function.
4. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
5. RD timing has the same timing as DS, LDS, and UDS signals.
6. In Turbo Off mode, add 20ns to t
AVQV
.
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