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參數(shù)資料
| 型號(hào)： | PSD913F2V |
| 英文描述： | 200V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-2 package; A IRHNA7260 with Standard Packaging |
| 中文描述： | 可配置的存儲(chǔ)系統(tǒng)級(jí)芯片的8位微控制器 |
| 文件頁(yè)數(shù)： | 35/94頁(yè) |
| 文件大?。?/td> | 463K |
| 代理商： | PSD913F2V |
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PSD913F1
Preliminary
34
P
8
CSIOP SELECT
SRAM SELECT
PLD OUT 8
PORT A PLD INPUT 8
PORT C PLD INPUT 8
PORT B PLD INPUT 8
PORT D PLD INPUT 3
EEPROM SELECTS
DECODE PLD
GENERAL
PURPOSE PLD
PAGE
REGISTER
GPLD
PORT A
PORT B
PORT D
PORT C
FLASH MEMORY SELECTS
DATA
BUS
8
4
1
1
57
57
PLD OUT 8
PLD OUT 3
Figure 11. PLD Block Diagrams
(INPUTS)
(24)
(16)
(1)
PDN (APD OUTPUT)
I/O PORTS (PORT A,B,C)
(8)
PGR0-PGR7
A[15:0]
*
(3)
(3)
PD[2:0] (ALE,CLKIN,CSI)
CNTRL[2:0] (READ/WRITE CONTROL SIGNALS)
(1)
(1)
RESET
RD_BSY
RS0
CSIOP
8 FLASH MEMORY
SECTOR SELECTS
4 EEPROM
SECTOR SELECTS
SRAM SELECT
I/O DECODER
SELECT
EES 0
EES 1
EES 2
EES 3
FS0
FS7
3
3
3
3
3
3
3
3
3
3
3
3
2
Figure 12. DPLD Logic Array
*
NOTE: The address inputs are A[19:4] in 80C51XA mode.
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