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參數(shù)資料
| 型號： | PCI9060SD |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 106/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060SD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁當前第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 5
PCI 9080
PIN DESCRIPTION
PLX Technology, Inc., 1997
Page 97
Version 1.02
Table 5-7. J Bus Mode Interface Pin Description (continued)
J Mode Bus
Symbol
Signal Name
Total
Pins
Pin
Type
Pin
Number
Function
LBE[3:0]#
Byte Enables
4
I/O
TS
12 mA
139-142
Byte enables are encoded based on configured bus width as follows:
32-Bit Bus:
For a 32-bit bus, the four byte enables indicate which of the four bytes
are active during a data cycle:
BE3# Byte Enable 3—LAD[31:24]
BE2# Byte Enable 2—LAD[23:16]
BE1# Byte Enable 1—LAD[15:8]
BE0# Byte Enable 0—LAD[7:0]
16-Bit Bus:
For a 16-bit bus, BE3#, BE1# and BE0# are encoded to provide
BHE#, LA1, and BLE#, respectively:
BE3# Byte High Enable (BHE#)—LAD[15:8]
BE2# not used
BE1# Address bit 1 (LA1)
BE0# Byte Low Enable (BLE#)—LAD[7:0]
8-Bit Bus:
For an 8-bit bus, BE1# and BE0# are encoded to provide LA1and
LA0, respectively:
BE3# not used
BE2# not used
BE1# Address bit 1 (LA1)
BE0# Address bit 0 (LA0)
LCLK
System Clock
1
I
160
Local clock input.
LHOLD
Hold Request
1
O
TP
8 mA
158
Asserted to request use of the local bus. The local bus arbiter asserts
LHOLDA when control is granted.
LHOLDA
Hold Acknowledge
1
I
159
Asserted by the local bus arbiter when control is granted in response
to LHOLD. The bus should not be granted to PCI 9080 unless
requested by LHOLD.
LLOCK#
Bus Lock
1
I
153
Indicates an atomic operation that may require multiple transactions
to complete. Used by the PCI 9080 for direct local access to the PCI
bus.
LRESETo#
Local Bus Reset Out
1
O
TP
8 mA
11
Asserted when the PCI 9080 chip is reset.
READYi#
Ready In
1
I
147
When the PCI 9080 is a bus master, READYi# is used to indicate
read data on the bus is valid or a write data transfer is complete.
READYi# is used in conjunction with the PCI 9080 programmable wait
state generator.
READYo#
Ready Out
1
O
DTS
8 mA
148
When a local bus access is made to the PCI 9080, indicates that read
data on the bus is valid or that a write data transfer is complete.
READYo# can be connected to READYi#.
EOT0#
End of Transfer for
DMA Ch 0
1
I
4
Terminates the current DMA Ch 0 transfer.
EOT1#
End of Transfer for
DMA Ch 1
1
I
5
Terminates the current DMA Ch 1 transfer.
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