參數(shù)資料
型號(hào)： MSC7119VM1200
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Low-Cost 16-bit DSP with DDR Controller and 10/100 Mbps Ethernet MAC
中文描述： 低成本16位數(shù)字信號(hào)處理器與DDR控制器和10/100 Mbps以太網(wǎng)MAC
文件頁數(shù)： 25/56頁
文件大小： 716K
代理商： MSC7119VM1200
Electrical Characteristics
MSC7119 10/100 Mbps Ethernet MAC Data Sheet, Rev. 6
Freescale Semiconductor
25
2.5.3.2
Reset Configuration
The MSC7119 has two mechanisms for writing the reset configuration:
From a host through the host interface (HDI16)
From memory through the I
2
C interface
Five signal levels (see
Chapter 1
for signal description details) are sampled on
PORESET
deassertion to define the boot and
operating conditions:
BM[0–1]
SWTE
H8BIT
HDSP
2.5.3.3
Reset Timing Tables
Table 16
and
Figure 4
describe the reset timing for a reset configuration write.
Table 16. Timing for a Reset Configuration Write
No.
Characteristics
Expression
Unit
1
Required external PORESET duration minimum
16/F
CLKIN
clocks
2
Delay from PORESET deassertion to HRESET deassertion
521/F
CLKIN
clocks
Note:
Timings are not tested, but are guaranteed by design.
Figure 4. Timing Diagram for a Reset Configuration Write
PORESET
PORESET
Internal
HRESET
Output(I/O)
Input
Configuration Pins
are sampled
2
1
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PDF描述
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