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參數(shù)資料
| 型號： | MD80C32-20/883:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | CERAMIC, DIP-40 |
| 文件頁數(shù)： | 393/395頁 |
| 文件大?。?/td> | 9022K |
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ATmega64A [DATASHEET]
8160D–AVR–02/2013
Figure 15-7. Phase Correct PWM Mode, Timing Diagram
The Timer/Counter Overflow Flag (TOV0) is set each time the counter reaches BOTTOM. The interrupt flag can be
used to generate an interrupt each time the counter reaches the BOTTOM value.
In phase correct PWM mode, the compare unit allows generation of PWM waveforms on the OC0 pin. Setting the
COM01:0 bits to two will produce a non-inverted PWM. An inverted PWM output can be generated by setting the
COM01:0 to three (See Table 15-5 on page 103). The actual OC0 value will only be visible on the port pin if the
data direction for the port pin is set as output. The PWM waveform is generated by clearing (or setting) the OC0
Register at the Compare Match between OCR0 and TCNT0 when the counter increments, and setting (or clearing)
the OC0 Register at Compare Match between OCR0 and TCNT0 when the counter decrements. The PWM fre-
quency for the output when using phase correct PWM can be calculated by the following equation:
The N variable represents the prescale factor (1, 8, 32, 64, 128, 256, or 1024).
The extreme values for the OCR0 Register represent special cases when generating a PWM waveform output in
the phase correct PWM mode. If the OCR0 is set equal to BOTTOM, the output will be continuously low and if set
equal to MAX the output will be continuously high for non-inverted PWM mode. For inverted PWM the output will
have the opposite logic values.
At the very start of period 2 in Figure 15-7 OCn has a transition from high to low even though there is no Compare
Match. The point of this transition is to guarantee symmetry around BOTTOM. There are two cases that give a
transition without Compare Match.
OCR0 changes its value from MAX, like in Figure 15-7. When the OCR0 value is MAX the OCn pin value is the
same as the result of a down-counting Compare Match. To ensure symmetry around BOTTOM the OCn value
at MAX must correspond to the result of an up-counting Compare Match.
The timer starts counting from a higher value than the one in OCR0, and for that reason misses the Compare
Match and hence the OCn change that would have happened on the way up.
TOVn Interrupt
Flag Set
OCn Interrupt
Flag Set
1
2
3
TCNTn
Period
OCn
(COMn1:0 = 2)
(COMn1:0 = 3)
OCRn Update
fOCnPCPWM
f
clk_I/O
N 510
------------------
=
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