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參數(shù)資料
| 型號： | MCIMX535DVV1B |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA529 |
| 封裝： | 19 X 19 MM, 0.80, MM PITCH, ROHS COMPLIANT, PLASTIC, TEPBGA-529 |
| 文件頁數(shù)： | 190/204頁 |
| 文件大小： | 5605K |
| 代理商： | MCIMX535DVV1B |
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i.MX53xD Applications Processors for Consumer Products, Rev. 3
86
Freescale Semiconductor
Electrical Characteristics
SENSB_HSYNC goes to low at the end of line. Pixel clocks then become invalid and the CSI stops
receiving data from the stream. For next line the SENSB_HSYNC timing repeats. For next frame the
SENSB_VSYNC timing repeats.
4.7.8.2.3
Non-Gated Clock Mode
The timing is the same as the gated-clock mode (described in Section 4.7.8.2.2, “Gated Clock Mode,”)
except for the SENSB_HSYNC signal, which is not used (see Figure 45). All incoming pixel clocks are
valid and cause data to be latched into the input FIFO. The SENSB_PIX_CLK signal is inactive (states
low) until valid data is going to be transmitted over the bus.
Figure 45. Non-Gated Clock Mode Timing Diagram
The timing described in Figure 45 is that of a typical sensor. Some other sensors may have a slightly
different timing. The CSI can be programmed to support rising/falling-edge triggered SENSB_VSYNC;
active-high/low SENSB_HSYNC; and rising/falling-edge triggered SENSB_PIX_CLK.
4.7.8.3
Electrical Characteristics
Figure 46 depicts the sensor interface timing. SENSB_MCLK signal described here is not generated by
the IPU. Table 59 lists the sensor interface timing characteristics.
Figure 46. Sensor Interface Timing Diagram
SENSB_VSYNC
SENSB_PIX_CLK
SENSB_DATA[19:0]
invalid
1st byte
n+1th frame
invalid
1st byte
nth frame
Start of Frame
IP3
SENSB_DATA,
SENSB_VSYNC,
IP2
1/IP1
SENSB_PIX_CLK
(Sensor Output)
SENSB_HSYNC
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參數(shù)描述 |
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| MCIMX535DVV1C | 制造商:Freescale Semiconductor 功能描述:IMX53 REV 2.1 COMM |
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