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參數(shù)資料
| 型號： | MC68EZ328PU16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100 |
| 文件頁數(shù)： | 89/246頁 |
| 文件大?。?/td> | 2507K |
| 代理商： | MC68EZ328PU16V |
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DRAM Controller
MOTOROLA
MC68EZ328 USERS MANUAL
14-3
14.1.2 DTACK Generation
For a 16MHz system frequency, 60ns DRAM can support a zero wait-state (four clocks per
access) for EC000 bus cycles. Therefore, DTACK will only be delayed for refresh operations
that occur before a read/write access cycle. N clocks (N is the number of system clock
cycles required for refresh) will be inserted into a read or write cycle when the EC000 cycle
collides with a refresh cycle. Refresh, in this case, has a higher priority.
14.1.3 Refresh Control
During normal operation, the MC68EZ328 DRAM cycles are distributed evenly over the
refresh period. DRAM refresh rate requirements vary between different DRAM chips. The
DRAM configuration register is used to program the required refresh frequency.
For example:
At 32.768kHz, CLK=0, register vlaue = 0, therefore the refresh period = 15.2
ms.
Using a Sysclk of 16.58kHz, CLK=1, register value(REF) = 7, then refresh period =
15.44
ms.
14.1.4 LCD Interface
The DRAM controller supports page bursting accesses. When the PAGE_ACCESS signal
is active and CSD[1:0] is active, fast page or EDO mode will be initiated. You can program
the fast page mode access clock for second and onward accesses using the BC0 and BC1
bits of the DRAMC register. The DRAM controller will support 4,1,1,1,1,....., 4,2,2,2,2,..... or
4,3,3,3,3,.... access for LCD controller burst accesses. Single clocks/transfers are only
supported in EDO mode, which allows for the fastest LCD DMA transfers. However, in EDO
mode, the BC0 and BC1 bits are ignored by the DRAM controller.
When an LCD controller cycle and a refresh request collide before the LCD controller cycle
starts, refresh will go first, and N more clocks will be added to the first access (N is the
number of system clock cycles required for refresh). Therefore, for a 4-1-1-1-1-... cycle, the
access will become (4+N),1,1,1,1,.....
When a consecutive LCD controller burst access crosses a memory page boundary, the
DRAM controller will hold the LCD controller that is negating the internal DTACK signal to
change the row address and wait for a precharge time, (4-1-1-1....-1-1-4-1-1-1-...-1-1-1).
When a refresh request occurs in the middle of a LCD controller cycle transfer, refresh will
be deferred until the end of the LCD controller cycle. Since the LCD controller cycle will only
last for eight cycles, deferring the refresh cycle will not overlap with the next refresh request.
The DTACK signal is used to hold the LCD controller after the address changes on each
word of an LCD transfer. If DTACK is asserted, the LCD controller will assume a fixed
Note: N can be 14 clocks, depending on the collision overlap of the refresh and
EC000 bus cycle.
相關PDF資料 |
PDF描述 |
|---|---|
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| MC68HC(9)08EB8VFN | 8-BIT, 8.4 MHz, MICROCONTROLLER, PQCC44 |
| MC68HC(9)08EB8MFN | 8-BIT, 8.4 MHz, MICROCONTROLLER, PQCC44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| MC68F375BGMVR33R | 功能描述:32位微控制器 - MCU 32B 256KFLASH 8K 2K RAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MC68F375BGMZP33 | 功能描述:32位微控制器 - MCU 32B 256KFLASH 8K 2K RAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
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