參數(shù)資料
型號(hào)： MC68EZ328PU16V
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROPROCESSOR, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100
文件頁(yè)數(shù)： 88/246頁(yè)
文件大?。?/td> 2507K
代理商： MC68EZ328PU16V
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DRAM Controller
14-2
MC68EZ328 USERS MANUAL
MOTOROLA
14.1 OPERATION
14.1.1 Address Multiplexing
The address multiplexer can support a wide variety of memory devices in 8- or 16-bit mode.
The upper internal address lines from the core or LCD controller are the row address and
the lower internal address lines are the column address. This scheme enables you to use
Fast-Page or EDO mode read accesses to the DRAM during LCD DMA cycles. For 4M
(512Kx8) DRAM, there are usually only 10 row addresses and 9 column addresses.
However, the DRAM multiplexor supports different row/column configurations, depending
on the arrangement of the DRAM rows and columns and the data port size (8- or 16-bit) of
the DRAM.
To use 512Kx8 DRAMs in 8-bit mode, you need the internal address bus PA[8:0] for column
addresses and PA[18:9] for row addresses. However, in 16-bit mode, the column addresses
need PA[9:0] and the row addresses need PA[19:10]. The MC68EZ328s DRAM controller
uses PA[8:0] as the column addresses for MD[7:0] and allows the software to select PA0 or
PA9 for column address MD8. Similar address selection options are provided for MD9 and
MD10 column addresses, the MD0 row address, and MD8 through MD12 row addresses.
The MD[12:0] signals share the same address pins that output as non-multiplexed
addresses A[13:1] for non-DRAM external accesses. Since the internal addresses
(PA[13:1]) are present as the column address selection from the DRAM address multiplexer,
these addresses may be used as the non-multiplexed addresses A[13:1] for non-DRAM
external accesses. This simplifies the overall multiplexing scheme for the MC68EZ328.
However, it is important to note that the A0 signal is not used as a DRAM address pin
connection.
The following table contains the address multiplexing options that are available when you
program the DRAM memory configuration (DRAMMC) register.
Figure 14-2. DRAM Address Multiplexer Options
ROW
ADDRESS
OPTIONS
PA23,
PA22,
PA11
PA12
PA13
PA14
PA15
PA16
PA17
PA18
PA10,
PA20
PA9,
PA19
PA19,
PA21
PA20,
PA22
PA10,
PA21,
PA23
COLUMN
ADDRESS
OPTIONS
PA1
PA2
PA3
PA4
PA5
PA6
PA7
PA8
PA0,
PA9
PA0,
PA10
PA0,
PA11
PA12* PA13*
MD
ADDRESS
MD0
MD1
MD2
MD3
MD4
MD5
MD6
MD7
MD8
MD9
MD10
MD11
MD12
SIGNAL
A1/
MD0
A2/
MD1
A3/
MD2
A4/
MD3
A5/
MD4
A6/
MD5
A7/
MD6
A8/
MD7
A9/
MD8
A10/
MD9
A11/
MD10
A12/
MD11
A13/
MD12
NOTE: PA12 and PA13 are dont care bits for the DRAM controller column addresses, but A12 and A13 are used by
the external signal pins for non-DRAM accesses.
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PDF描述
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