參數資料
型號: MC68EZ328PU16V
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: MICROPROCESSOR, PQFP100
封裝: 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100
文件頁數: 58/246頁
文件大?。?/td> 2507K
代理商: MC68EZ328PU16V
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LCD Controller
12-8
MC68EZ328 USERS MANUAL
MOTOROLA
12.1.3 Using Low-Power Mode
Some panels may have a PANEL_OFF signal, which is used to turn off the panel for
low-power mode. In an MC68EZ328 system, this signal is not supported, but can be easily
implemented using a parallel I/O pin. You can program your software to achieve
PANEL_OFF by using parallel I/O in the following sequence:
1. Drive the LCD bias voltage to +15V or -15V.
2. Set the LCDON bit to 0 in the LCD clocking control (LCKCON) register, which turns off
the LCD controller.
To turn the LCD controller back on, follow these steps:
1. Set the LCDON bit to 1 in the LCKCON register, which turns on the LCD controller.
2. Pause for 1 or 2ms.
3. Drive the LCD bias voltage to +15V or -15V.
When you set the LCDON bit in the CLKCON register to 1, the LCD controller will enter
low-power mode by stopping its own pixel clock prior to the next line buffer fill DMA. Further
screen DMA and display refresh operations will then be halted in this mode. When the LCD
controller is turned back on, DMA and screen refresh activities will resume synchronously.
12.1.4 Using the DMA Controller
This LCD DMA controller is a fly-by type 16-bit wide fast data transfer machine. Since the
LCD screen has to be continuously refreshed at a rate of 50-70Hz, the pixel bits in the
memory will be read and transferred to the corresponding pixels on the screen. To minimize
bus obstruction, a burst type and fly-by transfer is required. Each cycle is evenly distributed
across the time frame. Every time the internal line buffer needs data, it asserts the BR signal
to request the bus from the core. Once the core grants the bus (BG is asserted), the DMA
controller gets control of the bus signal and issues a number of words read from memory.
The read data is then internally passed to the internal pixel buffer. During the LCD access
cycles, output enable and chip-select signals for the corresponding system memory chip are
asserted by the chip-select logic inside the system integration module. You can minimize
bus bandwidth obstruction by using zero LCD access wait-states (1 clock per access).
12.1.4.1 BUS BANDWIDTH CALCULATION EXAMPLE. Since LCD screen refresh
occurs periodically, the load that the LCD controller puts on the host data bus becomes an
important consideration to the high performance handheld system designer. There are
many issues involved in estimating bandwidth overhead to the data bus.
Consider a typical scenario:
Screen size: 320 x 240 pixels
Bits per pixel: 2-bits per pixel
Screen refresh rate: 60Hz
System clock: 16.58MHz
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