參數(shù)資料
型號(hào)： MC68EZ328PU16V
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROPROCESSOR, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100
文件頁數(shù)： 202/246頁
文件大?。?/td> 2507K
代理商： MC68EZ328PU16V
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Phase-Locked Loop and Power Control
MOTOROLA
MC68EZ328 USERS MANUAL
5-3
5.1.4 Changing the VCO Frequency
To change the VCO frequency, you should use the sequence below. It assumes all
peripherals have been disabled and that the CPU is operating at the highest possible
frequency (SYSCLK SEL = 100). NEWFREQ is the new frequency value (P and Q values)
to be programmed. This routine enables the timer to wake the PLL up after two CLK32
ticks. When the PLL wakes up, it will be at the new frequency. The interrupt service routine
for the temporary timer interrupt should clear the timer interrupt and then return. In addition,
the master frequency should only be changed during an early phase of the boot-up
sequence. Keep in mind, this code was written for clarity, not efficiency.
NEWFREQ
equ somevalue
;P and Q value of new frequency
PLLCONTROL
equ $FFF200
;PLL Control Register
PLLFREQ
equ $FFFF202
;PLL Frequency Control Register
TCOMPARE
equ $FFF604
;Timer Compare Value Register
TCONTROL
equ $FFF600
;Timer Control Register
IMR
equ $FFF304
;Interrupt Mask Register
move.l IMR,-(SP)
;save the Interrupt Mask register
move.l #$fffffffd,IMR
;enable ONLY Timer interrupt
move.w #$0001,TCOMPARE
;set compare value to 2
move.w #$0119,TCONTROL
;enable Timer 2 with CLK32 source
SYNC1
btst.b #$7,PLLFREQ
;synchronize to CLK32 high level
beq.s SYNC1
;CLK32 is still not high, go back
SYNC2
btst.b #$7,PLLFREQ
;synchronize to CLK32 low level
bne.s SYNC2
;CLK32 is still not low, go back
move.w #NEWFREQ,PLLFREQ ;load the new frequency
ori.b #$8,PLLCONTROL+1
;disable the PLL (in 30 clocks)
stop #$2000
;stop, enable all interrupts
; the PLL shuts down here and waits for the Timer interrupt
; interrupt service for Timer occurs here
move.w (SP)+,IMR
;restore the Interrupt Mask Register
rts
;PLL is now at the new frequency
; The PLL has reacquired lock and SYSCLK is stable
5.1.5 PLL Operation at System Shut-Down
Shutting the PLL down to place the system in sleep mode is similar to the process used to
change the frequency. The difference is that the system can be awakened only by a
wake-up event or reset. Before shutting the PLL down, make sure that all peripheral devices
are prepared for shut-down. The PLL shuts down 30 clocks after the DISPLL bit is set in the
PL control register so that there is enough time to execute the stop instruction. When a
wake-up event occurs, the PLL is enabled and within 1ms it acquires lock and the system
clock begins. The CPU executes an interrupt service routine for the level of the wake-up
event.
After the rte instruction in the wake-up service routine, the CPU returns and starts execution
on the instruction following the stop instruction. The instruction sequence below illustrates
a typical shut-down sequence. It assumes that all peripherals have been shut down before
the PLL is stopped.
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