參數(shù)資料
型號(hào)： MC145152DW2R2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 8/24頁(yè)
文件大小： 0K
描述： IC PAR-IN PLL FREQ SYNTH 28-SOIC
標(biāo)準(zhǔn)包裝： 1,000
類型： PLL 時(shí)鐘/頻率合成器
PLL： 是
輸入： 時(shí)鐘
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:1
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 25MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3 V ~ 9 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 28-SOIC W
包裝： 帶卷 (TR)
其它名稱： MC145152DW2TR
MC145151-2 and MC145152-2 Technical Data, Rev. 5
16
Freescale Semiconductor
MC145151-2 and MC145152-2 Electrical Characteristics
Figure 10. Switching Waveforms
Table 5. Timing Requirements
(Input tr = tf = 10 ns unless otherwise indicated)
Symbol
Parameter
VDD
V
Guaranteed Limit
25
°C
Guaranteed Limit
- 40 to 85
°C
Unit
fclk
Serial Data Clock Frequency, Assuming 25% Duty Cycle
NOTE: Refer to CLK tw(H) below
3
5
9
dc to 5.0
dc to 7.1
dc to 10
dc to 3.5
dc to 7.1
dc to 10
MHz
tsu
Minimum Setup Time, Data to CLK
3
5
9
30
20
18
30
20
18
ns
th
Minimum Hold Time, CLK to Data
3
5
9
40
20
15
40
20
15
ns
tsu
Minimum Setup Time, CLK to ENB
3
5
9
70
32
25
70
32
25
ns
trec
Minimum Recovery Time, ENB to CLK
3
5
9
5
10
20
5
10
20
ns
tw(H)
Minimum Pulse Width, CLK and ENB
3
5
9
50
35
25
70
35
25
ns
tr, tf
Maximum Input Rise and Fall Times - Any Input
3
5
9
5
4
2
5
4
2
s
Figure 10a. Serial Data Clock
Frequency and Minimum Pulse Width
Figure 10b. Minimum Setup, Hold,
and Recovery Times
VSS
- VDD
50%
LAST
CLK
PREVIOUS
DATA
LATCHED
FIRST
CLK
ENB
CLK
DATA
50%
- VDD
VSS
- VDD
VSS
tsu
trec
th
50%
CLK,
ENB
tw(H)
- VDD
VSS
4 fclk
1 *
*Assumes 25% Duty Cycle.
tt
90%
10%
tf
ANY
OUTPUT
Figure 10c. Maximum Input Rise and Fall Times
- VDD
VSS
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