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參數(shù)資料
| 型號(hào)： | MC145152DW2R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 10/24頁 |
| 文件大小： | 0K |
| 描述： | IC PAR-IN PLL FREQ SYNTH 28-SOIC |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 類型： | PLL 時(shí)鐘/頻率合成器 |
| PLL： | 是 |
| 輸入： | 時(shí)鐘 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 25MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 9 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SOIC W |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | MC145152DW2TR |
MC145151-2 and MC145152-2 Technical Data, Rev. 5
18
Freescale Semiconductor
Design Considerations
4
Design Considerations
4.1
Phase-Locked Loop — Low-Pass Filter Design
Figure 12. Phase-Locked Loop — Low-Pass Filter Design
C)
_
+
A
C
R2
C
VCO
C
VCO
R2
B)
A)
C
VCO
PDout
φ
R -
φ
V -
PDout -
φ
R
φ
V
R1
R2
NOTE: Sometimes R1 is split into two series resistors, each R1 ÷ 2. A capacitor CC is then placed from the midpoint to ground to further
filter
φ
V and φR. The value of CC should be such that the corner frequency of this network does not significantly affect ωn.
The
φ
R and φV outputs swing rail-to-rail. Therefore, the user should be careful not to exceed the common mode input range of the
op amp used in the combiner/loop filter.
Definitions:
N = Total Division Ratio in feedback loop
Kφ (Phase Detector Gain) = VDD/4π for PDout
Kφ (Phase Detector Gain) = VDD/2π for φV and φR
KVCO (VCO Gain) =
2
πf
VCO
V
VCO
for a typical design wn (Natural Frequency) ≈
2
πfr
10
(at phase detector input).
Damping Factor:
ζ 1
φ
R -
φ
V -
F(s) =
Assuming gain A is very large, then:
F(s) =
ζ =
ω
n =
NR1C
R1sC + 1
ω
n =
ζ =
ω
nR2C
2
R2sC + 1
R1sC
1
N
ω
n
2KφKVCO
F(s) =
ζ =
ω
n =
(R1+R2)sC+1
R2sC+1
NC(R1 + R2)
R2C+
N
KφKVCO
NCR1
0.5
ω
n
KφKVCO
(
)
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