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參數(shù)資料
| 型號： | MB86R01PB-GSE1 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁數(shù)： | 63/89頁 |
| 文件大小： | 0K |
| 描述： | IC SOC GRAPHIC CONTRLR 484BGA |
| 特色產(chǎn)品： | Graphics Display Controllers (GDC) |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | 玉 |
| 應(yīng)用： | 圖形控制器 |
| 核心處理器： | ARM9 |
| 程序存儲器類型： | 外部程序存儲器 |
| 控制器系列： | 玉 |
| RAM 容量： | 64K x 8 |
| 接口： | ADC，ATA，CAN，EBI/EMI，I²C，I²S，媒體 LB，PWM，SD 卡，UART/USART，USB |
| 輸入/輸出數(shù)： | 24 |
| 電源電壓： | 1.1 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA |
| 包裝： | 托盤 |
| 供應(yīng)商設(shè)備封裝： | 484-BGA（23x23） |
| 其它名稱： | 865-1110 |
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60
FUJITSU MICROELECTRONICS
PROPRIETARY AND CONFIDENTIAL
MB86R01 DATA SHEET
8.5.5.
GDC Display Signal Timing
8.5.5.1.
Clock
Table 8-28
AC timing of Video Interface Clock Signal
Value
Signal
Symbol
Description
Min.
Typ.
Max.
Unit
Fdclki0
DCLKI frequency
–
80
MHz
Thdclki0
DCLKI H width
5
–
ns
DCLKI0
Tldclki0
DCLKI L width
5
–
ns
Fdclki1
DCLKI frequency
–
80
MHz
Thdclki1
DCLKI H width
5
–
ns
DCLKI1
Tldclki1
DCLKI L width
5
–
ns
DCLK (internal) Tldclk0
DCLK frequency (*1)
–
80
MHz
DCLK (internal) Tldclk1
DCLK frequency (*1)
–
80
MHz
DCLKO0
Fdclko
DCLKO frequency
–
80
MHz
DCLKO1
Fdclko
DCLKO frequency
–
80
MHz
*1: Internal display clock of PLL synchronization mode is generated by division of internal PLL in the display clock
prescaler.
*2: DCLKI or internal display clock of PLL is output.
8.5.5.2.
Input Signal
1) Applied the signal only in PLL synchronization mode (CKS = 0)
(Reference clock = Clock output from internal PLL)
Table 8-29
AC Timing of Video Interface Input Signal (1)
Value
Signal
Symbol
Description
Min.
Typ.
Max.
Unit
HSYNC0 (i)
Twhsync0 HSYNC input pulse width
3.0
–
Clock
HSYNC1 (i)
Twvsync1 VSYNC input pulse width
3.0
–
Clock
VSYNC0 (i)
Twvsync
VSYNC input pulse width
1
–
HSYNC
VSYNC1 (i)
Twvsync
VSYNC input pulse width
1
–
HSYNC
2) Applied the signal only in DCLKI synchronization mode (CKS = 1)
(Reference clock = DCLKI)
Table 8-30
AC Timing of Video Interface Input Signal (2)
Value
Signal
Symbol
Description
Min.
Typ.
Max.
Unit
Twhsync0 HSYNC input pulse width
3.0
–
Clock
Tshsync0 HSYNC Input setup time
6.0
–
ns
HSYNC0 (i)
Thhsync0 HSYNC Input hold time
1.0
–
ns
Twhsync1 HSYNC input pulse width
3.0
–
Clock
Tshsync1 HSYNC Input setup time
6.0
–
ns
HSYNC1 (i)
Thhsync1 HSYNC Input hold time
1.0
–
ns
VSYNC0 (i)
Twvsync0 VSYNC input pulse width
1
–
HSYNC
VSYNC1 (i)
Twvsync1 VSYNC input pulse width
1
–
HSYNC
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