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參數(shù)資料
| 型號(hào)： | MAX7000S |
| 廠(chǎng)商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可編程邏輯器件系列 |
| 文件頁(yè)數(shù)： | 34/62頁(yè) |
| 文件大?。?/td> | 1173K |
| 代理商： | MAX7000S |
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34
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Table 22. MAX 7000 & MAX 7000E External Timing Parameters
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-15
-15T
-20
Min
Max
Min
Max
Min
Max
t
PD1
t
PD2
Input to non-registered output
C1 = 35 pF
15.0
15.0
20.0
ns
I/O input to non-registered
output
C1 = 35 pF
15.0
15.0
20.0
ns
t
SU
t
H
t
FSU
Global clock setup time
11.0
11.0
12.0
ns
Global clock hold time
0.0
0.0
0.0
ns
Global clock setup time of fast
input
(2)
3.0
–
5.0
ns
t
FH
Global clock hold time of fast
input
(2)
0.0
–
0.0
ns
t
CO1
t
CH
t
CL
t
ASU
t
AH
t
ACO1
t
ACH
t
ACL
t
CPPW
Global clock to output delay
C1 = 35 pF
8.0
8.0
12.0
ns
Global clock high time
5.0
6.0
6.0
ns
Global clock low time
5.0
6.0
6.0
ns
Array clock setup time
4.0
4.0
5.0
ns
Array clock hold time
4.0
4.0
5.0
ns
Array clock to output delay
C1 = 35 pF
15.0
15.0
20.0
ns
Array clock high time
6.0
6.5
8.0
ns
Array clock low time
6.0
6.5
8.0
ns
Minimum pulse width for clear
and preset
(3)
6.0
6.5
8.0
ns
t
ODH
Output data hold time after
clock
C1 = 35 pF
(4)
1.0
1.0
1.0
ns
t
CNT
f
CNT
Minimum global clock period
13.0
13.0
16.0
ns
Maximum internal global clock
frequency
(5)
76.9
76.9
62.5
MHz
t
ACNT
f
ACNT
Minimum array clock period
13.0
13.0
16.0
ns
Maximum internal array clock
frequency
(5)
76.9
76.9
62.5
MHz
f
MAX
Maximum clock frequency
(6)
100
83.3
83.3
MHz
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MAX700CSA | 功能描述:監(jiān)控電路 RoHS:否 制造商:STMicroelectronics 監(jiān)測(cè)電壓數(shù): 監(jiān)測(cè)電壓: 欠電壓閾值: 過(guò)電壓閾值: 輸出類(lèi)型:Active Low, Open Drain 人工復(fù)位:Resettable 監(jiān)視器:No Watchdog 電池備用開(kāi)關(guān):No Backup 上電復(fù)位延遲（典型值）:10 s 電源電壓-最大:5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:UDFN-6 封裝:Reel |
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