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參數(shù)資料
| 型號： | M37702E2BFS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, UVPROM, 25 MHz, MICROCONTROLLER, CQCC80 |
| 封裝： | WINDOWED, GLASS SEALED, CERAMIC, QFN-80 |
| 文件頁數(shù)： | 86/521頁 |
| 文件大?。?/td> | 6949K |
| 代理商： | M37702E2BFS |
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SERIAL I/O
7702/7703 Group User’s Manual
7–13
7.2.6 UARTi baud rate register (BRGi)
The UARTi baud rate register (BRGi) is an 8-bit timer exclusively used for UARTi to generate a transfer
clock. It has a reload register. Assuming that a value set in the BRGi is “n” (n = “0016” to “FF16”), the BRGi
divides the count source frequency by n + 1.
In the clock synchronous serial I/O mode, the BRGi is valid when an internal clock is selected, and a clock
of which frequency is the BRGi output’s frequency divided by 2 becomes the transfer clock. In the UART
mode, the BRGi is always valid, and a clock of which frequency is the BRGi output’s frequency divided by
16 becomes the transfer clock.
The data which is written to the addresses 3116 and 3916 is written to both the timer register and the reload
register whether transmission/reception is stopped or in progress. Accordingly, writing to their addresses,
perform it while that is stopped.
Figure 7.2.10 shows the structure of the UARTi baud rate register (BRGi); Figure 7.2.11 shows the block
diagram of transfer clock generating section.
7.2 Block description
Fig. 7.2.10 Structure of UARTi baud rate register (BRGi)
b7
b0
UART0 baud rate register (Address 3116)
UART1 baud rate register (Address 3916)
Functions
Bit
At reset
RW
7 to 0
Can be set to “0016” to “FF16.”
Assuming that the set value = n, BRGi
divides the count source frequency by n + 1.
Undefined
WO
BRGi
1/2
Transmit control circuit
Receive control circuit
Transfer clock for transmit operation
Transfer clock for receive operation
Transmit control circuit
Receive control circuit
Transfer clock for transmit operation
Transfer clock for receive operation
BRGi
1/16
<Clock synchronous serial I/O mode>
<UART mode>
fi : Clock selected by BRG count source select bits (f2, f16, f64, or f512)
fEXT : Clock input to CLKi pin (external clock)
1/16
fi
fEXT
fi
Fig. 7.2.11 Block diagram of transfer clock generating section
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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